Manual Verilog
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Manual de Verilog
ver 0.4
Jorge Ch´
avez
Marzo 1999
´
Indice General
1 Introducci ´
on 3
2 El lenguaje 3
2.1 Comentario............................................ 3
2.2 N ´
umeros ............................................. 3
2.3 Identificadores.......................................... 4
2.4 Variables ............................................. 4
2.5 Estructurageneral ....................................... 5
2.6 Procesos ............................................. 7
2.7 Operadores............................................ 7
2.7.1 Binarios aritm´
eticos .................................. 7
2.7.2 Relacionales ....................................... 8
2.7.3 L´
ogicos .......................................... 8
2.7.4 L´
ogicadebit....................................... 8
2.7.5 L´
ogica de reducci´
on................................... 8
2.7.6 Otros ........................................... 8
2.8 Estructurasdecontrol ..................................... 8
2.8.1 if.............................................. 8
2.8.2 case............................................ 9
2.8.3 for............................................. 9
2.8.4 while ........................................... 9
2.8.5 repeat........................................... 9
2.8.6 wait............................................ 9
2.9 Asignaciones........................................... 9
2.10Temporizaciones......................................... 10
2.11Eventos.............................................. 11
2.12 Par´
ametros............................................ 12
2.13 Directivas para el compilador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.13.1define........................................... 12
2.13.2include .......................................... 14
2.13.3ifdef............................................ 14
2.13.4timescale......................................... 14
2.14Funcionesdesistema...................................... 15
2.14.1 $finish ......................................... 15
2.14.2 $time ........................................... 15
2.14.3 $random ......................................... 15
2.14.4 $display y$write .................................. 16
2.14.5 $fdisplay y$fwrite ................................. 17
2.14.6 $monitor y$fmonitor ................................ 17
1
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2
2.14.7 $dumpfile y $dumpvars .............................. 17
2.14.8 $readmemb y$readmemh ............................... 18
2.15funcionesytareas........................................ 18
3 Sintetizabilidad 21
4 M ´
aquinas de estado 24
5 Ejemplos 26
5.1 De-Multiplexor.......................................... 26
5.2 Multiplexor............................................ 26
5.3 Registrodedesplazamiento .................................. 26
5.4 Contador ............................................. 28
5.5 Accesobidireccional....................................... 28
5.6 Memorias............................................. 30
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Verilog
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3
En este documento no se pretende describir exhaustivamente todas y cada una de las fun-
cionalidades de Verilog , sino dar una visi´on superficial sobre el lenguaje y de las difer-
entes descripciones que se pueden realizar de un sistema. El autor agradece cualquier
sugerencia o comentario sobre cualquiera de los aspectos de este documento:
Jorge Ch ´avez
chavez@esi.us.es
1 Introducci ´
on
Verilog es un lenguaje para la descripci´
on de sistemas digitales (HDL:Hardware Description Lan-
guage). Los sistemas pueden ser descritos:
•Nivel estructural empleando elementos de librer´
ıa o bien elementos previamente creados,
se realiza la interconexi´
on de unos con otros. Ser´
ıa similar a una captura esquem´
atica donde
la funci´
on del dise ˜
nador es instanciar bloques y conectarlos entre s´
ı.
•Nivel de comportamiento el dise ˜
nador describe la transferencia de informaci´
on entre reg-
istros (nivel RTL:Register Transfer Level).
Estos dos niveles de descripci´
on pueden mezclarse, dando lugar a los denominados dise˜
nos mixtos1.
Existen multitud de lenguajes HDL en el mercado (de hecho inicialmente cada fabricante dispon´
ıa
de su propio lenguaje), sin embargo la necesidad de unificaci´
on ha hecho que en la actualidad s´
olo
existan dos grandes lenguajes: VHDL yVerilog . Ambos est´
an acogidos a est´
andares IEEE (VHDL
en 1987 y Verilog en 1995). Existen defensores y detractores de cada uno de ellos. Con car´
acter
general se dice que es m´
as f´
acil aprender Verilog al ser un lenguaje m ´
as compacto2.
Verilog naci´
o en 1985 como un lenguaje propietario de una compa ˜
n´
ıa (Cadence Design System),
pero en 1990 se form´
oOVI (Open Verilog International) haciendo dicho lenguaje de dominio p ´
ublico,
permitiendo a otras empresas que pudieran emplear Verilog como lenguaje, con objeto de aumentar
la difusi´
on de dicho lenguaje.
2 El lenguaje
Uno de los aspectos que salta a la vista al contemplar un c´
odigo Verilog es su similitud con el
lenguaje C. Una de las mayores diferencias que presenta este lenguaje es que permite modelar
sistemas digitales reales, que funcionan de forma paralela a diferencia de la ejecuci´
on secuencial,
t´
ıpica de un sistema computacional.
2.1 Comentario
Existen dos alternativas: desde los caracteres “//” hasta el final de la l´
ınea es considerado comen-
tario. Otra alternativa es la zona comprendida entre “/*” y “*/”.
2.2 N ´
umeros
La expresi´
on general de una cantidad es:
tama ˜
no base n ´
umero
Donde:
1Seg ´
un el contexto, un dise˜
no mixto tambi´
en podr´
ıa ser aquel que mezcla anal´
ogico con digital
2un mismo dise ˜
no ocupa menos l´
ıneas de c´
odigo
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4
•tama ˜
no es el n ´
umero de bits (expresado en decimal) de la cantidad que viene a continuaci´
on.
Es opcional.
•base indica la base en la que se va a expresar n´
umero. Es opcional, si no se indica es decimal.
’b base binaria
’d base decimal
’h base hexadecimal
’o base octal
•n´
umero es la cantidad. Para facilitar la lectura se pueden colocar “_”. Adem´
as de las cifras
permitidas en cada base (0-9 y A-F), se pueden emplear en el caso de base binaria:
x para indicar que el valor de un bit es desconocido
z para indicar que el valor de un bit es alta-impedancia
Ejemplos:
187 n ´
umero decimal
8’h0a n ´
umero hexadecimal de 8 bits
3’b1 n ´
umero binario de 3 bits
’o73 n ´
umero octal
2’b1x n ´
umero binario de dos bits cuyo bit menos
significativo es desconocido
4’bz n ´
umero binario de 4 bits en alta impedancia
-4’b10 n ´
umero binario de 4 bits complemento a 2 de 10 (1110)
’b1000 0001 n ´
umero binario de 8 bits
2.3 Identificadores
Un identificador est´
a formado por una letra o “_” seguido de letras, n´
umeros y los caracteres “$” o
“_”. Se distingue entre may ´
usculas y min ´
usculas.
2.4 Variables
Existen 2 tipos fundamentales de variables:
•reg es un registro y permite almacenar un valor
•wire es una red que permite la conexi´
on
Por defecto dichas variables son de un ´
unico bit, pero pueden declararse variables con un mayor
n´
umero de bits:
tipo [msb : lsb ]varname ;
Ejemplo:
reg [5:0] C; // Es un registro de 6 bits, siendo C[0] el bit menos significa-
tivo.
Tambi´
en es posible tambi´
en definir memorias, as´
ı por ejemplo:
reg [7:0] mem [0:1023]; // Es la declaraci´
on de una memoria de 1024 bytes.
Adem´
as de estos tipos existen otros tipos de datos m´
as abstractos como: integer (registro de 32
bits), real (registro capaz de almacenar un n ´
umero en coma flotante) o time (registro unsigned de
64 bits).
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2.5 Estructura general
En Verilog un sistema digital est ´
a compuesto por la interconexi´
on de un conjunto de m´
odulos.
module <nombre del modulo> ( <se˜
nales> );
<declaraciones de se˜
nales>
<funcionalidad del m´
odulo>
endmodule
Algunos aspectos a recordar son:
•Cada m´
odulo dispone de una serie de entradas y salidas a trav´
es de las que se interconecta
con otros m´
odulos, aunque puede no tener entradas ni salidas.
•No existen variables globales.
•Fuera de los m´
odulos s´
olo puede haber directivas de compilador, que afectan al fichero a partir
del punto en el que aparecen.
•A pesar de que se pueden realizar varias simulaciones concurrentes (funcionando paralela-
mente con la misma base de tiempos), en general se suele tener un ´
unico m´
odulo superior que
emplea m´
odulos previamente definidos
•Como se ha comentado con anterioridad cada m´
odulo se puede describir de forma arquitec-
tural o de comportamiento.
Los argumentos del m´
odulo (que le permiten comunicarse con el exterior) pueden ser de tres tipos:
•input: entradas del m´
odulo. Son variables de tipo wire
•output: salidas del m´
odulo. Seg ´
un el tipo de asignaci´
on que las genere ser´
an: wire si proce-
den de una asignaci´
on continua o reg si proceden de una asignaci´
on procedural.
•inout: entrada y salida del m´
odulo. Son variables de tipo wire. En la secci´
on 5.5 comentare-
mos m´
as detalladamente este tipo de argumentos.
En la figura 1 se muestran dos m´
odulos. El primero se denomina sumador3 y tiene 4 se ˜
nales para
comunicarse con otros bloques. Estas se ˜
nales son dos buses de 3 bits de entrada, 1 bus de 3 bits de
salida y una se ˜
nal de un bit de salida. Este bloque es una descripci´
on de comportamiento, ya que
generamos las salidas empleando construcciones que relacionan los registros disponibles.
El segundo m´
odulo es el nivel superior. Obs´
ervese que este m´
odulo no dispone de entradas salidas,
ya que no necesita comunicarse con ning ´
un otro bloque. Desde este m´
odulo instanciamos al bloque
sumador3 previamente definido, conectando las se ˜
nales locales S1,S2,RES yC. Esta descripci´
on es
una descripci´
on estructural, ya que haciendo uso de bloques previamente definidos, los conectamos
de la forma deseada.
En este ejemplo hemos visto como se instancia otro m´
odulo:
module name instance name (args);
Donde module name es el nombre de un m´
odulo definido, instance name el nombre que se tiene
la instancia (debe de ser ´
unico dentro del m´
odulo).
Respecto a los argumentos existen dos alternativas:
•Argumentos impl´
ıcito: cuando se tiene en cuenta el orden de los argumentos en la llamada
para la asignaci´
on dentro del m´
odulo. Es el caso de la figura 2
•Argumento expl´
ıcito: cuando se especifica qu´
e variable del m´
odulo se asocia a cada variable
de la llamada. En el ejemplo de la figura 2 se muestra un ejemplo de argumentos expl´
ıcitos.
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‘timescale 1ns/1ns
module sumcarry3( A, B, R, C );
input [2:0] A, B;
output [2:0] R;
output C;
reg [2:0] R;
reg C;
always @(A or B) begin
{C,R}=A+B;
end
endmodule
module test;
reg [2:0] S1, S2;
wire [2:0] RES;
wire C;
sumcarry3 mysum(S1, S2, RES, C);
parameter T=100;
initial begin
S1=0;
S2=0;
$display("Comienza la simulacion");
#(T) S1=4;
#(T) S2=3;
$display("Termina la simulacion");
$finish;
end
endmodule
Figura 1: Ejemplo con dos m´
odulos
module test;
reg [2:0] S1, S2;
wire [2:0] RES;
wire C;
sumcarry3 mysum( .C(C), .R(RES), .A(S1), .B(S2));
endmodule
Figura 2: Ejemplo con argumentos expl´
ıcitos
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2.6 Procesos
El concepto de procesos que se ejecutan en paralelo es una de las caracter´
ısticas fundamentales del
lenguaje, siendo ese unos de los aspectos diferenciales con respecto al lenguaje procedural como es
el C.
Los procesos comienzan con el inicio de la simulaci´
on y secuencialmente van procesando cada una
de las l´
ıneas que aparecen. Se distinguen dos tipos de procesos:
•initial cuando ejecutan la ´
ultima l´
ınea dejan de ejecutarse.
•always cuando ejecutan la ´
ultima l´
ınea comienzan de nuevo a ejecutar la primera.
Veamos algunos ejemplos para clarificar:
initial begin
A=5;
B=0;
C=’bz;
end
Este proceso asigna los valores a las variables A,ByCen el instante inicial.
always begin
#(10) CLK=0;
#(10) CLK=1;
end
En este caso tenemos un proceso que despu´
es de 10 unidades de tiempo asigna el valor de la variable
CLK = 0, despu´
es de otras 10 unidades de tiempo asigna CLK = 1, comenzando de nuevo su
ejecuci´
on una vez acabado.
initial begin
A=1;
wait (B==1);
#(5) A=0;
end
En este proceso se asigna inicialmente A= 1, se espera a que la variable Btome el valor 1 y una
vez garantizado esto se asigna A= 0.
2.7 Operadores
2.7.1 Binarios aritm ´
eticos
El operador aparece entre los dos operandos. Si alg ´
un bit es xel resultado es x
+suma
-diferencia
*multiplicaci´
on
/divisi´
on
%resto
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2.7.2 Relacionales
Permiten comparar dos operandos, retornando el valor cierto(1) o falso(0). Si alg ´
un bit es xel
resultado es x>mayor que
>= mayor o igual que
<menor que
<= menor o igual que
== igual que
!= diferente a
2.7.3 L ´
ogicos
Aparece entre dos operandos l´
ogicos y proporciona un valor l´
ogico cierto (1) o falso (0)
!negado ( ´
unico argumento)
&& AND l´
ogica
|| OR l´
ogico
2.7.4 L ´
ogica de bit
Permiten efectuar operaciones l´
ogicas con los bits de los operandos:
˜negaci´
on bit a bit
&AND bit a bit
|OR bit a bit
ˆXOR bit a bit
˜& NAND bit a bit
˜|NOR bit a bit
˜ˆ oˆ˜ NOT XOR bit a bit
2.7.5 L ´
ogica de reducci ´
on
Tienen un ´
unico argumento, siendo su resultado un ´
unico bit
&reducci´
on AND
|reducci´
on OR
ˆreducci´
on XOR
˜& reducci´
on NAND
˜|reducci´
on NOR
˜ˆ oˆ˜ reducci´
on NOT XOR
2.7.6 Otros
{,} concatenaci´
on
<< desplazamiento izquierda, con adici´
on de ceros
>> desplazamiento derecha, con adici´
on de ceros
?: condicional
2.8 Estructuras de control
El lenguaje dispone de una elevada cantidad de estructuras de control, similares a las disponibles
en otros lenguajes de programaci´
on.
2.8.1 if
if ( expresi´
on ) command1;
else command2;
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Si expresi´
on se eval ´
ua como cierto(1) se ejecuta command1 en caso contrario se ejecuta command2.
2.8.2 case
case( expresi´
on )
val1: command1;
val2: command2;
...
default: commandN;
endcase
Se eval ´
ua expresi´
on, en caso de resultar val1 se ejecuta command1, si resulta val2 se ejecuta
command2. En caso de no estar reflejado el resultado se ejecuta commandN.
2.8.3 for
for( init ; cond ; rep ) command;
Inicialmente se ejecuta el comando init, ejecut´
andose a continuaci´
on command mientras que la
condici´
on cond resulte un valor cierto(1), al final de cada ejecuci´
on se ejecuta rep.
2.8.4 while
while(cond) command;
Mientras que la condici´
on cond sea cierta (1), se ejecuta el comando command.
2.8.5 repeat
repeat(Ntimes) command;
Repite el comando command tantas veces como indique Ntimes
2.8.6 wait
wait(cond) command;
Mientras que la condici´
on cond sea falsa (0), se ejecuta el comando command.
A menudo se emplea para detener la ejecuci´
on secuencial del proceso hasta que se verifique una
condici´
on.
2.9 Asignaciones
Existen dos maneras de asignar valores:
•asignaci ´
on continua
assign var=expr;
Donde la variable var debe de ser de tipo wire. Una asignaci´
on continua debe realizarse
fuera de un procedimiento.
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10
•asignaci ´
on procedural
var=expr;
Donde la variable var debe de ser de tipo reg. Una asignaci´
on procedural debe de estar
siempre dentro de un proceso.
A menudo se dice que una variable de tipo wire no puede contener un valor. Ser´
ıa sin embargo m´
as
correcto decir que es una variable dependiente (de la expresi´
on asignada de forma continua).
wire A;
assign A=B&C;
En este ejemplo la variable Acontiene la operaci´
on AND entre los registros ByC
Por contra las variables de tipo reg son capaces de contener un valor (el ´
ultimo valor asignado
proceduralmente), esto es, se comportan como variables independientes.
reg A;
initial begin
A=0;
...
A=B+C;
end
En este ejemplo, la variable Ase inicializa con el valor 1, pero m ´
as adelante se modifica su valor
para que sea B+C
(NOTA):
En algunas implementaciones del lenguaje es posible realizar una asignaci´
on continua de una vari-
able reg. Esto sin embargo no suele ser una buena costumbre. Por ejemplo:
reg A;
initial begin
...
assign A=B+C;
...
A=5;
end
Obs´
ervese tambi´
en que la asignaci´
on continua es interna al procedimiento (en contra de lo que
hemos comentado anteriormente). Este c´
odigo no va a dar errores simulando (en determinadas
implementaciones), pero el valor de Ano esta gobernado por la asignaci´
on procedural sino por la
asignaci´
on continua, esto es la l´
ınea A=5 no tiene ning ´
un efecto en dicho c´
odigo.
2.10 Temporizaciones
A pesar de que las asignaciones procedurales se ejecutan secuencialmente, es posible modificar el
instante en el que se producen. Este retraso se especifica empleando el car ´
acter #seguido de las
unidades de tiempo.
Cabe distinguir dos tipos de asignaciones procedurales:
•con bloqueo (blocking procedure). La asignaci´
on se realiza antes de proceder con la siguiente.
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•sin bloqueo (non-blocking procedure). El t´
ermino derecho se eval ´
ua en el instante actual, pero
no se asigna al derecho hasta finalizar dicho instante.
module test;
reg [7:0] a,b;
initial begin
a=5;
#1 a=a+1;
b=a+1;
#1 $display("a=%d b=%d",a,b);
a=5;
#1 a<=a+1;
b =a+1;
#1 $display("a=%d b=%d",a,b);
end
endmodule
Figura 3: Ejemplo de proceso con y sin bloqueo
En el ejemplo de la figura 3 se tiene inicialmente una asignaci´
on con bloqueo, donde el resultado
que imprimir´
a ser´
a: a= 6 yb= 7, ya que el valor de apara calcular best´
a actualizado. Sin embargo
en la asignaci´
on sin bloqueo obtendr´
ıamos: a= 6 yb= 6, ya que el valor de apara calcular ba´
un
no ha sido actualizado.
2.11 Eventos
Una asignaci´
on procedural puede ser controlada por el cambio de una variable, denomin ´
andose
control por evento. Para ello se emplea el car´
acter @seguido del evento que permite la ejecuci´
on de
la asignaci´
on procedural.
Se distinguen dos tipos de eventos:
•Eventos de nivel: el cambio de valor de una o un conjunto de variables controla el acceso.
•Eventos de flanco: la combinaci´
on de flanco/s de subida (0→1) y de bajada (1→0)
Veamos algunos ejemplos:
always
@A B=C+D;
Cada vez que Acambie de valor, se realizar´
a la asignaci´
on: B=C+D.
always
@(posedge CLK) B=C+1;
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Cada vez que la se ˜
nal CLK experimente un flanco positivo, se realizar´
a la asignaci´
on: B=C+ 1.
Tambi´
en es posible tener el evento flanco negativo empleando negedge.
Es posible tener condiciones de activaci´
on que dependan de m´
as de una variable:
always @(A or B) C=D&3;
always @(posedge A or negedge B) C=0;
Se denomina lista de sensibilidad al conjunto que forman el evento.
2.12 Par ´
ametros
parameter const=value;
Permite disponer de una constante. La definici´
on de un par´
ametro s´
olo puede realizarse en el
interior de un m´
odulo.
Una aplicaci´
on frecuente suele ser la definici´
on del periodo de un reloj:
parameter T=10_000;
reg CLK;
always begin
#(0.5*T) CLK=0;
#(0.5*T) CLK=1;
end
Tambi´
en se suele emplear para la definici´
on del tama ˜
no de un bus
parameter N=8;
reg [N-1:0] A;
Otra utilidad que tienen los par´
ametros es la
redefinici´
on externa
, para ello veamos el ejemplo de
la figura 4. Primero definimos el m´
odulo cont que dispone de dos par´
ametros N1 (tama ˜
no del bus
de salida Q) y N2 (tama ˜
no del registro interno P). En el m´
odulo test2 instanciamos la celda cont
pero modificando sus dos argumentos: N1 = 4 yN2 = 32.
Obs´
ervese que los argumentos se definen impl´
ıcitamente seg ´
un el orden de aparici´
on dentro del
m´
odulo.
2.13 Directivas para el compilador
Permiten modificar el procesamiento del fichero de entrada. Comienzan por un acento grave ‘y
tienen efecto desde su aparici´
on hasta el fin de todos los ficheros de entrada3.
2.13.1 define
‘define MACRO value
Define una macro, de forma que cada vez que aparezca ‘MACRO en el texto ser´
a sustituida por value
3al ser un lenguaje de dos pasadas, en la primera pasada se sustituyen las directivas de compilador y a continuaci´
on se
efect ´
ua la segunda pasada
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13
module cont(BCLK,BnRES,Q);
parameter N1=2;
parameter N2=8;
input BCLK, BnRES;
output [N1-1:0] Q;
reg [N2-1:0] P, nP;
assign Q=P[N2-1:N2-N1-1];
always @(posedge BCLK or negedge BnRES)
if(BnRES==0) P=0;
else P=nP;
always @(P) nP=P+1;
endmodule
module test2;
reg clk, reset;
wire [3:0] A;
cont #(4,32) micont(clk, reset, A);
endmodule
Figura 4: Instancia con modificaci´
on de par´
ametros internos
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2.13.2 include
‘include "filename"
Permite insertar el fichero filename en la posici´
on donde aparezca esta directiva, veamos algunas
de las m´
as empleadas.
2.13.3 ifdef
‘ifdef VAR
code
‘endif
Si la macro VAR est´
a definida, el c´
odigo code es incluido, en caso contrario es ignorado.
2.13.4 timescale
‘timescale utime / prec
Permite especificar la unidad de tiempo empleada (utime) para tiempos y retrasos, as´
ı como la
precisi´
on prec que se emplear´
a en los retrasos a partir de ese instante.
Debe de verificarse que utime ≥prec.
Los enteros permitidos como argumentos son 1,10 y100. A continuaci´
on debe colocarse una cadena
con la unidad de medida, que puede ser: ”s”, ”ms”, ¨
us”, ”ns”, ”pso”fs”
‘timescale 1ns / 100ps
module test1;
parameter T=100.5;
initial begin
#(T/2) $display($time," test1a");
#(T/2) $display($time," test1b");
end
endmodule
‘timescale 1ns / 1ns
module test2;
parameter T=100.5;
initial begin
#(T/2) $display($time," test2a");
#(T/2) $display($time," test2b");
end
endmodule
Figura 5: Ejemplo de uso de timescale
En este caso, a partir de la primera directiva, todos los retrasos se expresar´
an en base a 1 ns.
Debido a la precisi´
on especificada, cualquier retraso fraccional se redondear´
a al primer decimal, los
tiempos que se imprimir´
an ser´
an: 50 y101.
A continuaci´
on se disminuye la precisi´
on, de forma que cualquier retraso expresado no tiene cifras
decimales, por lo que se imprimir´
a: 50 y100.
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La utilidad que tiene es emplear m´
odulos desarrollados con diferentes unidades de tiempo, sin
necesidad de modificar los retrasos de dicho fichero. No es aconsejable modificarlo sin tener una
buena raz´
on.
2.14 Funciones de sistema
Existen acciones de bajo nivel disponibles denominadas funciones de sistema, suelen variar de una
implementaci´
on a otra. Comentaremos algunas de las m ´
as empleadas:
2.14.1 $finish
Si no se indica lo contrario la simulaci´
on es indefinida, como esto no suele ser deseable, esta funci´
on
indica el final de la simulaci´
on.
2.14.2 $time
Esta funci´
on retorna el instante de tiempo en el que se encuentra la simulaci´
on.
(NOTA)
Debido a que cada m´
odulo puede tener su escala de tiempos(ver secci´
on 2.13.4), el valor retornado
es el tiempo escalado al m´
odulo que invoca dicha funci´
on.
‘timescale 1ns/1ns
module kk(a);
input a;
always @(a) $display($time," modulo kk");
endmodule
‘timescale 100ns/100ns
module test;
reg A;
kk kk0(A);
initial begin
A=0;
#(10) A=1; $display($time," modulo test");
end
endmodule
Figura 6: Ejemplo del efecto de cambio de escala de tiempos
En este caso desde el m´
odulo test se imprimir´
ıa 10 que es el n ´
umero de unidades transcurridas.
El tiempo impreso desde el m´
odulo kk tiene una escala de tiempos 100 inferior, la impresi´
on resul-
tar´
ıa 1000.
2.14.3 $random
Esta funci´
on retorna un valor aleatorio entero de 32 bits cada vez que se invoca.
Se le puede suministrar como argumento una variable con la semilla que controla la generaci´
on de
la misma secuencia aleatoria en el caso de repetir la simulaci´
on. Esto es, los valores obtenidos de
la invocaci´
on repetida de esta funci´
on son aleatorios entre s´
ı, pero ser ´
a la misma secuencia si se
ejecuta de nuevo.
Manual de
Verilog
, ver 0.4
16
2.14.4 $display y$write
$display( P1, P2, P3, ...);
$write( P1, P2, P3, ...);
Estas dos funciones de sistema permiten imprimir por la salida est´
andar, mensajes y variables del
sistema. Ambas tienen una funcionalidad similar salvo porque $display coloca un salto de l´
ınea
al final.
Si el argumento es una variable se imprime (en formato decimal), si es una cadena se imprime tal
cual salvo que tenga caracteres de escape:
\n salto de l´
ınes
\t tabulador
\\ car´
acter \
%% car´
acter %
o indicadores de formato:
%d formato decimal (defecto)
%h formato hexadecimal
%b formato binario
%o formato octal
%t formato tiempo
%c car´
acter ASCII
En este caso, a continuaci´
on de la cadena, deben de aparecer tantos argumentos como formatos se
especifiquen.
Por omisi´
on el tama ˜
no del formato es el m´
aximo de la variable correspondiente, pudiendo ajustarse
al tama ˜
no actual de la variable colocando un cero despu´
es del %. As´
ı por ejemplo:
reg [15:0] A;
initial begin
A=10;
$display("%b %0b %d %0d",A,A,A,A);
end
Imprimir´
ıa:
0000000000001010 1010 22210 10
Veamos a continuaci´
on el caso de bits indeterminados o alta impedancia
•si todos son indeterminados se imprime x
•si todos son alta impedancia se imprime z
•si existen algunos bits indeterminados se imprime Xseg ´
un el formato
•si existen algunos bits alta impedancia se imprime Zseg ´
un el formato
As´
ı por ejemplo:
reg [15:0] A;
initial begin
A=A|31;
$display("%b %h %d",A,A,A);
end
Manual de
Verilog
, ver 0.4
17
Imprimir´
ıa (al no haber sido inicializada A):
xxxxxxxxxxx11111 xxXf X
2.14.5 $fdisplay y$fwrite
$fdisplay( fd, P1, P2, P3, ...);
$fwrite( fd, P1, P2, P3, ...);
Estas dos comandos son similares a los del apartado anterior salvo que permiten almacenar el
resultado en un fichero, cuyo descriptor (fd) se le da como primer argumento.
Las funciones para manipular la apertura y cierre del fichero son:
fd=$fopen( nombre del fichero);
$fclose( fd );
Veamos un ejemplo:
integer fd;
initial fd=$fopen("resultados.dat");
initial begin
for(i=0;i<100;i=i+1) begin
#(100) $fdisplay(fd,"%d %h",A,B);
end
$fclose(fd);
$finish;
end
(NOTA)
Al emplear descriptores de canal es posible escribir simult´
aneamenente en varios canales emplean-
do un descriptor que sea la OR de los descriptores a los que se desee acceder.
2.14.6 $monitor y$fmonitor
$monitor( P1, P2, P3, ...);
$fmonitor( fd, P1, P2, P3, ...);
Estas funciones permiten la monitorizaci´
on continua: se ejecutan una ´
unica vez, registrando aque-
llas variables que deseamos ver su cambio. De forma que cada vez que se produzca un cambio en
una variable registrada, se imprimir´
a la l´
ınea completa.
2.14.7 $dumpfile y $dumpvars
Un formato de almacenamiento de los datos de una simulaci´
on Verilog es el VCD (Verilog Change
Dump). Este formato se caracteriza porque se almacena el valor de un conjunto de variables cada
vez que se produce un cambio. Suele ser empleado por los visualizadores y post-procesadores de
resultados.
Para crear este fichero son necesarias dos acciones: abrir el fichero donde se almacenar´
an los resul-
tados y decir qu´
e variables se desea almacenar.
Manual de
Verilog
, ver 0.4
18
initial begin
$dumpfile("file1.vcd");
$dumpvars;
end
En el ejemplo anterior se desea crear un fichero cuyo nombre es file1.vcd, donde se desean
almacenar todas las variables del dise ˜
no (que es lo que se almacena en el caso de no proporcionar
par´
ametros).
Pueden restringirse las variables almacenadas empleando:
$dumpvars(levels,name1,name2,...)
Siendo levels el n ´
umero de niveles de profundidad en la jerarqu´
ıa que se desean almacenar, y
name1, name2, ... las partes del dise ˜
no que se desean almacenar.
Si el primer argumento es 0, significa que se desean todas las variables existentes por debajo de
las partes indicadas. Un 1significa las variables en esa parte, pero no el contenido de m´
odulos
instanciados en su interior.
2.14.8 $readmemb y$readmemh
Permite leer la informaci´
on contenida en un fichero en una memoria.
$readmemh(fname,array,start index,stop index);
$readmemb(fname,array,start index,stop index);
Donde fname es el nombre de un fichero que contiene:
•datos binarios ($readmemb) o hexadecimales ($readmemh) (sin especificadores de tama ˜
no o
base). Pudiendo emplearse _,xoz
•separadores: espacios, tabulaciones, retornos de carro
La informaci´
on se debe de almacenar en una memory array, como por ejemplo:
reg [7:0] mem [0:1023];
El resto de argumentos son opcionales:
initial $readmemh(file.dat,mem,0);
initial $readmemh(file.dat,mem,5);
initial $readmemh(file.dat,mem,511,0);
En el primer ejemplo se comienza a rellenar desde el ´
ındice 0, en el segundo se comienza desde el
´
ındice 5. En el ´
ultimo caso se comienza por 511 y descendiendo hasta 0.
Si el n ´
umero de datos del fichero es diferente al tama ˜
no reservado o especificado para rellenar el
simulador da un warning.
2.15 funciones y tareas
Una funci´
on es similar a una rutina en cualquier lenguaje de programaci´
on: tiene argumentos de
entrada y puede retornar un valor, pero dentro de Verilog tiene un par de limitaciones:
•no se puede invocar a otra funci´
on ni tarea
•no puede contener control de tiempo (retrasos, control por eventos ni sentencias wait)
Su sintaxis es:
Manual de
Verilog
, ver 0.4
19
function <range> <fname>;
<argumentos>
<declaraciones>
<funcionalidad>
endfunction
En la figura 7 se tiene un ejemplo de funci´
on y de su llamada. Como se puede observar la funci´
on
retorna un valor asignando un nombre a una variable cuyo nombre es el de la funci´
on y cuya
dimensi´
on es range
module func_test;
function [7:0] add8;
input [7:0] a,b;
reg [7:0] res;
begin
res=a+b;
add8=res;
end
endfunction
reg [7:0] P;
initial begin
#(10) P=add8(100,’b101);
$display(P);
end
endmodule
Figura 7: Ejemplo de funci´
on
Una tarea puede tener argumentos, pero no retorna ning´
un valor. Se diferencia de una funci´
on en
que:
•puede invocar a otras tareas y funciones
•puede contener control de tiempo
Su sintaxis es:
task <tname>;
<argumentos>
<declaraciones>
<funcionalidad>
endtask
En la figura 8 se tiene un ejemplo de tarea
Manual de
Verilog
, ver 0.4
20
module task_test;
parameter T=100;
reg S, R;
reg [7:0] Data;
task Send;
input [7:0] a;
begin
Data=a;
#(T) S=1;
wait(R!=0);
#(T) S=0;
end
endtask
initial begin
R=100;
#(4*T) R=0;
#(4*T) $finish;
end
initial begin
#T Send(150);
end
endmodule
Figura 8: Ejemplo de tarea
Manual de
Verilog
, ver 0.4
21
3 Sintetizabilidad
El lenguaje Verilog tiene una doble funcionalidad:
•La realizaci´
on de simulaciones de sistemas digitales: empleando dicho lenguaje para describir
los est´
ımulos que se van a aplicar, la interconexi´
on entre los bloques, . . .
•La descripci´
on de un sistema para su posterior s´
ıntesis.
Tener un dise ˜
no en Verilog que simule correctamente es “relativamente f ´
acil”, existiendo m ´
ultiples
alternativas para conseguirlo. Sin embargo si lo que se pretende es realizar un dise˜
no que no s´
olo se
comporte como est´
a previsto, sino que adem´
as sea sintetizable, deben de respetarse ciertas normas,
algunas de las cuales pasamos a enumerar:
1. No emplear retrasos, dado que ello conducir´
ıa a dise ˜
nos poco o imposiblemente portables de
una tecnolog´
ıa a otra
‘timescale 1ns / 1ns
module kk(a,b);
input [2:0] a;
output [2:0] b;
reg b;
always @(a)
#(100_000) ˜b=a;
endmodule
Los sintetizadores suelen ignorar estos retrasos, pudiendo haber diferencias notables entre la
simulaci´
on y la s´
ıntesis.
2. No modificar una misma variable en dos procesos diferentes.
module kk(a,b,c);
input a,b;
output c;
reg c;
always @(b)
if(b==0) c=0;
else c=1;
always @(a)
if(a==1) c=1;
endmodule
En este caso la modificaci´
on de la misma variable en dos procesos diferentes puede dar lugar
a resultados diferentes de la simulaci´
on y de la s´
ıntesis (en caso de que se pueda sintetizar).
3. En una asignaci´
on procedural, todas las variables de las que dependa la asignaci´
on deben de
aparecer en la lista de sensibilidad.
Manual de
Verilog
, ver 0.4
22
module mux(a,b,sel,out);
input [2:0] a,b;
input sel;
output [2:0] out;
reg [2:0] out;
always @(sel) // incorrecto
case (sel)
0: out=a;
1: out=b;
endcase
endmodule
Como la lista de sensibilidad s´
olo contiene a sel, el sintetizador suele suponer que se desea
muestrear el valor de aybcuando se activa sel, por lo que a ˜
nade biestables controlados por el
nivel de sel que muestrean la salida de los multiplexores.
4. Si no se define completamente una variable, el lenguaje supone que conserva el ´
ultimo valor
asignado, sintetiz´
andose un biestable que almacene su estado.
Manual de
Verilog
, ver 0.4
23
module mux(a,b,c,sel,out);
input [2:0] a,b,c;
input [1:0] sel;
output [2:0] out;
reg [2:0] out;
always @(sel or a or b or c)
case (sel)
0: out=a;
1: out=b;
2: out=c;
endcase
endmodule
En este caso se han sintetizado unos biestables que mantengan la salida en el caso de que
sel = 3
5. Los sintetizadores no suelen admitir procesos initial.
6. Los sintetizadores no suelen admitir los operadores divisi´
on y resto.
7. Debe tenerse precauci´
on con el problema de carrera (race condition), que se produce cuando
dos asignaciones se realizan en el mismo instante pero una depende de la otra, y por tanto el
orden de ejecuci´
on es importante. Supongamos que queremos retrasar una se ˜
nal Cdos ciclos
de reloj, una posibilidad ser´
ıa:
Manual de
Verilog
, ver 0.4
24
module race(CLK,C,ddC);
input CLK, C;
output ddC;
reg dC, ddC;
always @(posedge CLK) ddC=dC;
always @(posedge CLK) dC=C;
endmodule
Como los dos procesos se ejecutan en paralelo y la variable dC es modificada y empleada, el
c´
odigo se ve influenciado por el orden. Una alternativa ser´
ıa:
module race(CLK,C,ddC);
input CLK, C;
output ddC;
reg dC, ddC;
always @(posedge CLK) begin
ddC=dC;
dC=C;
end
endmodule
Donde la asignaci´
on con bloqueo fija el orden deseado.
4 M ´
aquinas de estado
Una de las aplicaciones m´
as frecuentes es la realizaci´
on de una m´
aquina de estados. Propondremos
un m´
etodo para la estructuraci´
on de una m´
aquina de estado, empleando tres procesos:
•preparaci´
on as´
ıncrona del siguiente estado, partiendo de las entradas as´
ıncronas de nuestro
sistema y del estado en el que nos encontremos.
•asignaci´
on s´
ıncrona, donde en el flanco de reloj hacemos que el estado actual sea el que hemos
estado preparando.
•asignaci´
on de las salidas. En este apartado debemos de distinguir dos tipos: salidas que s´
olo
dependen del estado y salidas que dependen del estado y de las variables de entrada
Nosotros nos ce ˜
niremos a las primeras, aunque es f´
acil ver c´
omo ser´
ıa el segundo caso.
(EJEMPLO):
Tengamos una se ˜
nal Sque queremos detectar su flanco de subida y generar un pulso Pde un
periodo de reloj.
Manual de
Verilog
, ver 0.4
25
module risepulse(BCLK, BnRES, S, P);
input BCLK;
input BnRES;
input S;
output P;
reg P;
reg [1:0] Estado, nEstado;
always @(Estado or S)
case(Estado)
0: // Valor 0
if(S==1) nEstado=2;
else nEstado=0;
1: // Valor 1
if(S==0) nEstado=3;
else nEstado=1;
2: // Flanco positivo
nEstado=1;
3: // Flanco negativo
nEstado=0;
endcase
always @(posedge BCLK or negedge BnRES)
if(BnRES==0) Estado=0;
else Estado=nEstado;
always @(Estado)
if(Estado==2) P=1;
else P=0;
endmodule
Figura 9: M´
aquina de estados para generar pulso con cada flanco de subida de la se ˜
nal S
Manual de
Verilog
, ver 0.4
26
5 Ejemplos
5.1 De-Multiplexor
Veamos como ejemplo un de-multiplexor que est ´
a decodificando un bus de direcciones:
•A∈(‘h00 00,‘h0f ff )activa el bit de selecci´
on 0
•A∈(‘h10 00,‘h1f ff )activa el bit de selecci´
on 1
•A∈(‘h20 00,‘h2f ff )activa el bit de selecci´
on 1
Obs´
ervese que el proceso tiene en su lista de sensibilidad s´
olo la variable A, debido a que la asig-
naci´
on s´
olo depende de ella.
module demuxA(A,SEL);
input [15:0] A;
output [ 2:0] SEL;
reg [ 2:0] SEL;
always @(A)
case(A[15:12])
0: SEL=’b001;
1: SEL=’b010;
2: SEL=’b100;
default: SEL=0;
endcase
endmodule
Figura 10: Decodificador de un bus de direcciones
5.2 Multiplexor
La potencialidad del lenguaje permite que un multiplexor de buses sea f´
acilmente de describir.
Como ejemplo tenemos un multiplexor de tres buses de 24 bits, donde hemos supuesto que la opci´
on
de selecci´
on 2’b11 da una salida con todos los bits a cero.
5.3 Registro de desplazamiento
En este ejemplo se puede comprobar la compacidad del c´
odigo, obs´
ervese que en una ´
unica asig-
naci´
on estamos insertando el bit de entrada y realizando el desplazamiento de todos los bits.
Manual de
Verilog
, ver 0.4
27
module muxA(Out,A,B,C, SEL);
input [ 1:0] SEL;
input [23:0] A, B, C;
output [23:0] Out;
reg [23:0] Out;
always @(SEL or A or B or C)
case(SEL)
’b00: Out=A;
’b01: Out=B;
’b10: Out=C;
default: Out=0;
endcase
endmodule
Figura 11: Multiplexor de 3 buses de 24 bits
module regdes(BCLK, BnRES, A, B);
input BCLK;
input BnRES;
input A;
output B;
reg [3:0] C, nC;
assign B=C[3];
always @(posedge BCLK or negedge BnRES)
if(BnRES==0) C=0;
else C=nC;
always @(C or A)
nC={C,A};
endmodule
Figura 12: Registro de desplazamiento
Manual de
Verilog
, ver 0.4
28
5.4 Contador
Comencemos por un simple contador que incrementa el valor de un registro interno con cada flanco
de reloj. Obs´
ervese que existen dos procesos:
•uno que asigna el valor del registro interno en cada flanco de reloj as´
ı como realiza la inicial-
izaci´
on as´
ıncrona.
•otro que prepara el siguiente valor que tendr´
a el registro
module contA(BCLK,BnRES,VAL);
input BCLK;
input BnRES;
output [3:0] VAL;
reg [3:0] VAL, nVAL;
always @(posedge BCLK or negedge BnRES)
if(BnRES==0) VAL=0;
else VAL=nVAL;
always @(VAL)
nVAL=VAL+1;
endmodule
Figura 13: Contador Ascendente
Veamos las modificaciones para que permita que la cuenta pueda ser ascendente/descendente:
Obs´
ervese que tanto en un caso como en el otro se produce desbordamiento ( 8’b1111 al incremen-
tar pasa a 8’b0000, mientras que 8’b0000 decrementado pasa a 8’b1111)
5.5 Acceso bidireccional
Anteriormente hemos comentado que una se ˜
nal de entrada/salida debe de ser de tipo wire, por lo
que si queremos que la salida sea una se ˜
nal asignada proceduralmente, deberemos disponer de una
variable intermedia de tipo reg y realizar una asignaci´
on continua.
En el ejemplo de la figura 15 se observa que la variable BD es de entrada/salida4.BDO, que es la
4siendo de tipo wire que es el tipo por omisi´
on
Manual de
Verilog
, ver 0.4
29
module contB(BCLK,BnRES,UD,VAL);
input BCLK;
input BnRES;
input UD;
output [3:0] VAL;
reg [3:0] VAL, nVAL;
always @(posedge BCLK or negedge BnRES)
if(BnRES==0) VAL=0;
else VAL=nVAL;
always @(VAL or UD)
if(UD==1) nVAL=VAL+1;
else nVAL=VAL-1;
endmodule
Figura 14: Contador Ascendente/Descendente
Manual de
Verilog
, ver 0.4
30
salida del bus, es una variable de tipo reg, que a continuaci´
on asignamos continuamente con la
se ˜
nal BD.
Obs´
ervese que la se ˜
nal WRITE controla la direcci´
on de funcionamiento del bus bidreccional: W RIT E =
1significa que el exterior quiere escribir en mi m´
odulo, por lo que debe de colocarse el bus de salida
en triestado, mientras que W RIT E = 0 es una petici´
on de lectura del registro interno, por lo que:
BDO =C
Cuando se quiere emplear el bus como entrada se emplea directamente BD, como es el caso de la
precarga s´
ıncrona del ejemplo: nC =BD.
module iocont(BCLK,BnRES,WRITE,BD);
input BCLK;
input BnRES;
input WRITE;
inout [7:0] BD;
reg [7:0] BDO; assign BD=BDO;
reg [7:0] C, nC;
always @(WRITE or C)
if(WRITE==1) BDO=’bz;
else BDO=C;
always @(posedge BCLK or negedge BnRES)
if(BnRES==0) C=0;
else C=nC;
always @(WRITE or C or BD)
if(WRITE==1) nC=BD;
else nC=C+1;
endmodule
Figura 15: Contador con entrada salida bidireccional. Cuando se lee (W RIT E = 0) se obtiene el
valor actual, cuando se escribe (W RIT E = 1) se precarga un determinado valor.
5.6 Memorias
Veamos a continuaci´
on la descripci´
on funcional de una memoria. Dispondremos de las siguientes
se ˜
nales:
•ABus de direcciones
•DBus de datos.
•OEz Habilitaci´
on de la salida (Output Enable)
•CEz Habilitaci´
on del dispositivo (Chip Enable)
•WEz Habilitaci´
on de escritura (Write Enable)
Las se ˜
nales de habilitaci´
on suelen funcionar con l´
ogica negada, estando la ´
ultima se ˜
nal (WEz)
disponible s´
olo en memorias que permitan escritura.
En la figura 16 se muestra los cronogramas de los diferentes accesos.
Veamos como ejemplo una memoria RAM de 32kx8 bits (figura 17(a)).
Manual de
Verilog
, ver 0.4
31
address valid
OEz
data valid
BA
D
CEz
WEz
access time disable to Z
(a) Acceso en lectura
address valid
OEz
data valid
BA
BDI
CEz
WEz
write pulse hold timesetup time
(b) Acceso en escritura
Figura 16: Cronogramas de los accesos a memorias en lectura/escritura
Manual de
Verilog
, ver 0.4
32
Cuando las condiciones de lectura se verifican ((CEz==0)&&(OEz==0)&&(WEz==1)), se presenta el
dato solicitado en el bus de datos, tras un retraso:
regD <= #(AT) memo[A];
En cuanto dejan de verificarse las condiciones para la lectura (tras un cierto retraso), el bus de
datos vuelve a ser triestado.
En cuanto las condiciones de escritura se verifican ((CEz==0)&&(OEz==0)&&(WEz==0)), se alma-
cena el dato en la memoria interna tras un retraso:
#(AT) memo[A]=D;
El modelo de una ROM (figura 17(b)) es muy parecido al de la RAM, salvo que no tiene acceso
en escritura, y inicialmente se precarga la memoria con valores previamente almacenados en un
fichero: ini.dat
Manual de
Verilog
, ver 0.4
33
module RAM8 (A, D, CEz, OEz, WEz);
parameter ST= 1_000; // Setup time (1ns)
parameter AT=10_000; // Access time (10ns)
parameter HT= 1_000; // Hold time (1ns)
input [14:0] A;
inout [ 7:0] D;
input CEz, OEz, WEz;
reg [ 7:0] memo [0:32767];
reg [ 7:0] regD; assign D=regD;
reg access;
initial begin
access=0; regD=’bz;
end
// Lectura
always @(CEz or OEz or WEz or A)
if ((CEz==0)&&(OEz==0)&&(WEz==1)) begin
regD <= #(AT) memo[A]; access=1;
end
else begin
if(access==1) begin
regD<= #(HT) ’bz; access=0;
end
end
// Escritura
always @(CEz or OEz or WEz or A or D)
if((CEz==0)&&(OEz==0)&&(WEz==0))
#(AT) memo[A]=D;
endmodule
(a) C´
odigo de una RAM 16k x 8
module ROM8 (A, D, CEz, OEz);
parameter ST= 1_000; // Setup time (1ns)
parameter AT=10_000; // Access time (10ns)
parameter HT= 1_000; // Hold time (1ns)
parameter Data="ini.dat";
input [14:0] A;
inout [ 7:0] D;
input CEz, OEz;
reg [ 7:0] memo [0:32767];
reg [ 7:0] regD; assign D=regD;
reg access;
initial begin
access=0; regD=’bz;
$readmemh(Data,memo,0);
end
// Lectura
always @(CEz or OEz or A)
if ((CEz==0)&&(OEz==0)) begin
regD <= #(AT) memo[A]; access=1;
end
else begin
if(access==1) begin
regD<= #(HT) ’bz; access=0;
end
end
endmodule
(b) C´
odigo de una ROM 16k x 8
Figura 17: C´
odigos de memorias
´
Indice de Materias
$display, 16
$dumpfile, 17
$fdisplay, 17
$finish, 15
$fmonitor, 17
$fwrite, 17
$monitor, 17
$random, 15
$readmemb, 18
$readmemh, 18
$time, 15
$write, 16
always, 7
assign, 9
case, 9
comentarios, 3
default, 9
define, 12
dumpvars, 17
endcase, 9
endif, 14
for, 9
if, 8
ifdef, 14
include, 14
initial, 7
instancia, 5
lista de sensibilidad, 12, 21
negedge, 12
parameter, 12
posedge, 12
reg, 4, 10
repeat, 9
timescale, 14
wait, 9
while, 9
wire, 4, 9
34
