EGO1用户手册 EGO1 User Manual V2.10
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EGO1 用户手册 2018.04 依元素科技有限公司 ver2.1 EGO1 User Manual 目录 1. 2. 概述........................................................................................................................................... 2 FPGA .......................................................................................................................................... 2 3. 4. 5. 6. 板卡供电................................................................................................................................... 3 系统时钟................................................................................................................................... 3 FPGA 配置 ................................................................................................................................. 3 通用 I/O 接口 ........................................................................................................................... 4 6.1 按键 ................................................................................................................................... 4 6.2 开关 ................................................................................................................................... 5 6.3 LED 灯.................................................................................................................................. 6 6.4 七段数码管......................................................................................................................... 7 VGA 接口................................................................................................................................... 9 音频接口................................................................................................................................. 10 USB-UART/JTAG 接口 .............................................................................................................. 11 USB 转 PS2 接口 ................................................................................................................. 11 SRAM 接口 .......................................................................................................................... 12 模拟电压输入..................................................................................................................... 14 DAC 输出接口 ..................................................................................................................... 16 蓝牙模块............................................................................................................................. 17 通用扩展 I/O ...................................................................................................................... 18 7. 8. 9. 10. 11. 12. 13. 14. 15. 依元素科技有限公司 www.e-elements.com 1 Xilinx 全球合作伙伴 EGO1 User Manual 1. 概述 EGO1 是依元素科技基于 Xilinx Artix-7 FPGA 研发的便携式数模混合基础教 学平台。EGO1 配备的 FPGA (XC7A35T-1CSG324C)具有大容量高性能等特点, 能实现较复杂的数字逻辑设计;在 FPGA 内可以构建 MicroBlaze 处理器系统, 可进行 SoC 设计。该平台拥有丰富的外设,以及灵活的通用扩展接口。 平台外设概览: 编号 描述 编号 描述 1 VGA 接口 10 1 个模拟电压输入 2 音频接口 11 1 个 DAC 输出接口 3 USB-UART/JTAG 接口 12 SRAM 存储器 4 USB 转 PS2 接口 13 SPI FLASH 存储器 5 2 个 4 位数码管 14 蓝牙模块 6 16 个 LED 灯 15 通用扩展接口 7 8 个拔码开关 8 1 个 8 位 DIP 开关 9 5 个按键 2. FPGA EGO1 采用 Xilinx Artix-7 系列 XC7A35T-1CSG324C FPGA,其资源如下: 依元素科技有限公司 www.e-elements.com 2 Xilinx 全球合作伙伴 EGO1 User Manual 3. 板卡供电 EGo1 提供两种供电方式:Type-C 和外接直流电源。EGo1 提供了一个 Type-C 接口,功能为 UART 和 JTAG,该接口可以用于为板卡供电。板卡上提供电压转 换电路将 Type-C 输入的 5V 电压转换为板卡上各类芯片需要的工作电压。上电 成功后红色 LED 灯(D18)点亮。 4. 系统时钟 EGO1 搭载一个 100MHz 的时钟芯片,输出的时钟信号直接与 FPGA 全局时 钟输入引脚(P17)相连。若设计中还需要其他频率的时钟,可以采用 FPGA 内 部的 MMCM 生成。 名称 时钟引脚 FPGA IO PIN 原理图标号 SYS_CLK P17 5. FPGA 配置 EES328 在开始工作前必须先配置 FPGA,板上提供以下方式配置 FPGA: USB 转 UART/JTAG 接口 J6 6-pin JTAG 连接器接口 J3 SPI Flash 上电自启动 FPGA 的配置文件为后缀名.bit 的文件,用户可以通过上述的三种方法将该 bit 文件烧写到 FPGA 中,该文件可以通过 Vivado 工具生成,BIT 文件的具体功能 由用户的原始设计文件决定。 依元素科技有限公司 www.e-elements.com 3 Xilinx 全球合作伙伴 EGO1 User Manual 在使用 SPI Flash 配置 FPGA 时,需要提前将配置文件写入到 Flash 中。Xilinx 开 发工具 Vivado 提供了写入 Flash 的功能。板上 SPI Flash 型号为 N25Q32,支持 3.3V 电压配置。FPGA 配置成功后 D24 将点亮。 6. 通用 I/O 接口 通用 I/O 接口外设包括 2 个专用按键、5 个通用按键、8 个拨码开关、1 个 8 位 DIP 开关、16 个 LED 灯、8 个七段数码管。 6.1 按键 两个专用按键分别用于逻辑复位 RST(S6)和擦除 FPGA 配置 PROG(S5), 当设计中不需要外部触发复位时,RST 按键可以用作其他逻辑触发功能。 依元素科技有限公司 www.e-elements.com 4 Xilinx 全球合作伙伴 EGO1 User Manual 名称 FPGA IO PIN 原理图标号 FPGA_RESET 复位引脚 P15 五个通用按键,默认为低电平,按键按下时输出高电平。 管脚约束如下: 名称 FPGA IO PIN 原理图标号 S0 PB0 R11 S1 PB1 R17 S2 PB2 R15 S3 PB3 V1 S4 PB4 U4 6.2 开关 开关包括 8 个拨码开关和一个 8 位 DIP 开关。 依元素科技有限公司 www.e-elements.com 5 Xilinx 全球合作伙伴 EGO1 User Manual 管脚约束如下: 名称 FPGA IO PIN 原理图标号 SW0 SW_0 P5 SW1 SW_1 P4 SW2 SW_2 P3 SW3 SW_3 P2 SW4 SW_4 R2 SW5 SW_5 M4 SW6 SW_6 N4 SW7 SW_7 R1 SW_DIP0 U3 SW_DIP1 U2 SW_DIP2 V2 SW_DIP3 V5 SW_DIP4 V4 SW_DIP5 R3 SW_DIP6 T3 SW_DIP7 T5 SW8 6.3 LED 灯 LED 在 FPGA 输出高电平时被点亮。 依元素科技有限公司 www.e-elements.com 6 Xilinx 全球合作伙伴 EGO1 User Manual 管脚约束如下: 名称 FPGA IO PIN 原理图标号 颜色 D0 LED0 F6 Green D1 LED1 G4 Green D2 LED2 G3 Green D3 LED3 J4 Green D4 LED4 H4 Green D5 LED5 J3 Green D6 LED6 J2 Green D7 LED7 K2 Green D8 LED8 K1 Green D9 LED9 H6 Green D10 LED10 H5 Green D11 LED11 J5 Green D12 LED12 K6 Green D13 LED13 L1 Green D14 LED14 M1 Green D15 LED15 K3 Green 6.4 七段数码管 数码管为共阴极数码管,即公共极输入低电平。共阴极由三极管驱动,FPGA 需要提供正向信号。同时段选端连接高电平,数码管上的对应位置才可以被点亮。 因此,FPGA 输出有效的片选信号和段选信号都应该是高电平。 依元素科技有限公司 www.e-elements.com 7 Xilinx 全球合作伙伴 EGO1 User Manual 管脚约束如下: 名称 FPGA IO PIN 原理图标号 A0 LED0_CA B4 B0 LED0_CB A4 C0 LED0_CC A3 D0 LED0_CD B1 E0 LED0_CE A1 F0 LED0_CF B3 G0 LED0_CG B2 DP0 LED0_DP D5 A1 LED1_CA D4 B1 LED1_CB E3 C1 LED1_CC D3 D1 LED1_CD F4 E1 LED1_CE F3 F1 LED1_CF E2 G1 LED1_CG D2 DP1 LED1_DP H2 DN0_K1 LED_BIT1 G2 DN0_K2 LED_BIT2 C2 DN0_K3 LED_BIT3 C1 DN0_K4 LED_BIT4 H1 DN1_K1 LED_BIT5 G1 DN1_K2 LED_BIT6 F1 DN1_K3 LED_BIT7 E1 DN1_K4 LED_BIT8 G6 依元素科技有限公司 www.e-elements.com 8 Xilinx 全球合作伙伴 EGO1 User Manual 7. VGA 接口 EGO1 上的 VGA 接口(J1)通过 14 位信号线与 FPGA 连接,红、绿、蓝三个 颜色信号各占 4 位,另外还包括行同步和场同步信号。 管脚约束如下: 名称 FPGA IO PIN 原理图标号 VGA_R0 F5 VGA_R1 C6 VGA_R2 C5 VGA_R3 B7 VGA_G0 B6 VGA_G1 A6 VGA_G2 A5 VGA_G3 D8 VGA_B0 C7 VGA_B1 E6 VGA_B2 E5 VGA_B3 E7 H-SYNC VGA_HSYNC D7 V-SYNC VGA_VSYNC C4 RED GREEN BLUE 依元素科技有限公司 www.e-elements.com 9 Xilinx 全球合作伙伴 EGO1 User Manual 8. 音频接口 EGO1 上的单声道音频输出接口(J12)由下图所示的低通滤波器电路驱动。 滤波器的输入信号(AUDIO_PWM)是由 FPGA 产生的脉冲宽度调制信号(PWM) 或脉冲密度调制信号(PDM)。低通滤波器将输入的数字信号转化为模拟电压信 号输出到音频插孔上。 脉冲宽度调制 脉冲宽度调制信号是一连串频率固定的脉冲信号,每个脉冲的宽度都可能不 同。这种数字信号在通过一个简单的低通滤波器后,被转化为模拟电压信号,电 压的大小跟一定区间内的平均脉冲宽度成正比。这个区间由低通滤波器的 3dB 截止频率和脉冲频率共同决定。例如,脉冲为高电平的时间占有效脉冲周期的 10%的话,滤波电路产生的模拟电压值就是 Vdd 电压的十分之一。 下图是一个简单的 PWM 信号波形: 低通滤波器 3dB 频率要比 PWM 信号频率低一个数量级,这样 PWM 频率上 的信号能量才能从输入信号中过滤出来。例如,要得到一个最高频率为 5KHz 的 音频信号,那么 PWM 信号的频率至少为 50KHz 或者更高。通常,考虑到模拟信 号的保真度,PWM 信号的频率越高越好。下图是 PWM 信号整合之后输出模拟 电压的过程示意图,可以看到滤波器输出信号幅度与 Vdd 的比值等于 PWM 信号 的占空比。 依元素科技有限公司 www.e-elements.com 10 Xilinx 全球合作伙伴 EGO1 User Manual 管脚约束如下: 名称 FPGA IO PIN 原理图标号 AUDIO PWM AUDIO_PWM T1 AUDIO SD AUDIO_SD# M6 9. USB-UART/JTAG 接口 该模块将 UART/JTAG 转换成 USB 接口。用户可以非常方便的直接采用 USB 线缆连接板卡与 PC 机 USB 接口,通过 Xilinx 的配置软件如 Vivado 完成对板卡 的配置。同时也可以通过串口功能与上位机进行通信。 管脚约束如下: 名称 原理图标号 FPGA IO PIN UART RX UART_RX T4 (FPGA 串口发送端) UART TX UART_TX N5 (FPGA 串口接收端) UATR 的全称是通用异步收发器,是实现设备之间低速数据通信的标准协议。 “异步”指不需要额外的时钟线进行数据的同步传输,双方约定在同一个频率下收 发数据,此接口只需要两条信号线(RXD、TXD)就可以完成数据的相互通信, 接收和发送可以同时进行,也就是全双工。 收发的过程,在发送器空闲时间,数据线处于逻辑 1 状态,当提示有数据要 传输时,首先使数据线的逻辑状态为低,之后是 8 个数据位、一位校验位、一位 停止位,校验一般是奇偶校验,停止位用于标示一帧的结束,接收过程亦类似, 当检测到数据线变低时,开始对数据线以约定的频率抽样,完成接收过程。本例 数据帧采用:无校验位,停止位为一位。 UART 的数据帧格式,如下: 10. USB 转 PS2 接口 为方便用户直接使用键盘鼠标,EGO1 直接支持 USB 键盘鼠标设备。用户可 依元素科技有限公司 www.e-elements.com 11 Xilinx 全球合作伙伴 EGO1 User Manual 将标准的 USB 键盘鼠标设备直接接入板上 J4 USB 接口,通过 PIC24FJ128,转换 为标准的 PS/2 协议接口。该接口不支持 USB 集线器,只能连接一个鼠标或键盘。 鼠标和键盘通过标准的 PS/2 接口信号与 FPGA 进行通信。 管脚约束如下: PIC24FJ128 标号 FPGA IO PIN 原理图标号 15 PS2_CLK K5 12 PS2_DATA L4 11. SRAM 接口 板卡搭载的 IS61WV12816BLL SRAM 芯片,总容量 8Mbit。该 SRAM 为异 步式 SRAM,最高存取时间可达 8ns。操控简单,易于读写。 依元素科技有限公司 www.e-elements.com 12 Xilinx 全球合作伙伴 EGO1 User Manual SRAM 写操作时序如下(详细请参考 SRAM 用户手册): SRAM 读操作时序如下(详细请参考 SRAM 用户手册): 管脚约束如下: SRAM 引脚标号 FPGA IO PIN 原理图标号 I/O0 MEM_D0 U17 I/O1 MEM_D1 U18 I/O2 MEM_D2 U16 I/O3 MEM_D3 V17 I/O4 MEM_D4 T11 I/O5 MEM_D5 U11 I/O6 MEM_D6 U12 I/O7 MEM_D7 V12 I/O8 MEM_D8 V10 I/O9 MEM_D9 V11 I/O10 MEM_D10 U14 I/O11 MEM_D11 V14 I/O12 MEM_D12 T13 依元素科技有限公司 www.e-elements.com 13 Xilinx 全球合作伙伴 EGO1 User Manual I/O13 MEM_D13 U13 I/O14 MEM_D14 T9 I/O15 MEM_D15 T10 A00 MEM_A00 T15 A01 MEM_A01 T14 A02 MEM_A02 N16 A03 MEM_A03 N15 A04 MEM_A04 M17 A05 MEM_A05 M16 A06 MEM_A06 P18 A07 MEM_A07 N17 A08 MEM_A08 P14 A09 MEM_A09 N14 A10 MEM_A10 T18 A11 MEM_A11 R18 A12 MEM_A12 M13 A13 MEM_A13 R13 A14 MEM_A14 R12 A15 MEM_A15 M18 A16 MEM_A16 L18 A17 MEM_A17 L16 A18 MEM_A18 L15 OE SRAM_OE# T16 CE SRAM_CE# V15 WE SRAM_WE# V16 UB SRAM_UB R16 LB SRAM_LB R10 12. 模拟电压输入 Xilinx 7 系列的 FPGA 芯片内部集成了两个 12bit 位宽、采样率为 1MSPS 的 ADC, 拥有多达 17 个外部模拟信号输入通道,为用户的设计提供了通用的、高精度的 模拟输入接口。 下图是 XADC 模块的框图: 依元素科技有限公司 www.e-elements.com 14 Xilinx 全球合作伙伴 EGO1 User Manual XADC 模块有一专用的支持差分输入的模拟通道输入引脚(VP/VN),另外还最 多有 16 个辅助的模拟通道输入引脚(ADxP 和 ADxN,x 为 0 到 15) 。 XADC 模块也包括一定数量的片上传感器用来测量片上的供电电压和芯片温 度,这些测量转换数据存储在一个叫状态寄存器(status registers)的专用寄存器 内,可由 FPGA 内部叫动态配置端口(Dynamic Reconfiguration Port (DRP))的 16 位的同步读写端口访问。 ADC 转换数据也可以由 JTAG TAP 访问,这种情况下并 不需要去直接例化 XADC 模块,因为这是一个已经存在于 FPGA JTAG 结构的专用 接口。此时因为没有在设计中直接例化 XADC 模块,XADC 模块就工作在一种预 先定义好的模式叫缺省模式,缺省模式下 XADC 模块专用于监视芯片上的供电电 压和芯片温度。 XADC 模块的操作模式是由用户通过 DRP 或 JTAG 接口写控制寄存器来选择的, 控制寄存器的初始值有可能在设计中例化 XADC 模块时的块属性(block attributes) 指定。模式选择是由控制寄存器 41H 的 SEQ3 到 SEQ0 比特决定,具体如下图示: XADC 模块的使用方法,一是直接用 FPGA JTAG 专用接口访问,这时 XADC 模块工作在缺省模式;二是在设计中例化 XADC 模块,这是可以通过 FPGA 逻辑 或 ZYNQ 器件的 PS 到 ADC 模块的专用接口访问。(详细请参考 XADC 用户手册 ug480_7Series_XADC.pdf) EGO1 通过电位器(W1)向 FPGA 提供模拟电压输入,输入的模拟电压随着 电位器的旋转在 0 ~ 1V 之间变化。输入的模拟信号与 FPGA 的 C12 引脚相连,最 依元素科技有限公司 www.e-elements.com 15 Xilinx 全球合作伙伴 EGO1 User Manual 终通过通道 1 输入到内部 ADC。 13. DAC 输出接口 EGO1 上集成了 8 位的模数转换芯片(DAC0832),DAC 输出的模拟信号连接 到接口 J2 上。 下面是 DAC0832 的操作时序图(详细请参考 DAC0832 用户手册) 依元素科技有限公司 www.e-elements.com 16 Xilinx 全球合作伙伴 EGO1 User Manual 管脚约束如下: DAC0832 引脚标号 FPGA IO PIN 原理图标号 DI0 DAC_D0 T8 DI1 DAC_D1 R8 DI2 DAC_D2 T6 DI3 DAC_D3 R7 DI4 DAC_D4 U6 DI5 DAC_D5 U7 DI6 DAC_D6 V9 DI7 DAC_D7 U9 ILE(BYTE2) DAC_BYTE2 R5 CS DAC_CS# N6 WR1 DAC_WR1# V6 WR2 DAC_WR2# R6 XFER DAC_XFER# V7 14. 蓝牙模块 EGO1 上集成了蓝牙模块(BLE-CC41-A),FPGA 通过串口和蓝牙模块进行通 信。波特率支持 1200,2400,4800,9600,14400,19200,38400,57600,115200 和 230400bps。串口缺省波特率为 9600bps。该模块支持 AT 命令操作方法。 依元素科技有限公司 www.e-elements.com 17 Xilinx 全球合作伙伴 EGO1 User Manual 管脚约束如下: BLE-CC41-A 标号 原理图标号 FPGA IO PIN UART_RX BT_RX N2 (FPGA 串口发送端) UART_TX BT_TX L3 (FPGA 串口接收端) 15. 通用扩展 I/O EGO1 上为用户提供了灵活的通用接口(J5)用来作 I/O 扩展,共提供 32 个双向 IO,每个 IO 支持过流过压保护。 依元素科技有限公司 www.e-elements.com 18 Xilinx 全球合作伙伴 EGO1 User Manual 管脚约束如下: 2x18 标号 原理图标号 FPGA IO PIN 1 AD2P_15 B16 2 AD2N_15 B17 3 AD10P_15 A15 4 AD10N_15 A16 5 AD3P_15 A13 6 AD3N_15 A14 7 AD11P_15 B18 8 AD11N_15 A18 9 AD9P_15 F13 10 AD9N_15 F14 11 AD8P_15 B13 12 AD8N_15 B14 13 AD0P_15 D14 14 AD0N_15 C14 15 IO_L4P B11 16 IO_L4N A11 17 IO_L11P E15 18 IO_L11N E16 19 IO_L12P D15 20 IO_L12N C15 21 IO_L13P H16 22 IO_L13N G16 23 IO_L14P F15 依元素科技有限公司 www.e-elements.com 19 Xilinx 全球合作伙伴 EGO1 User Manual 24 IO_L14N F16 25 IO_L15P H14 26 IO_L15N G14 27 IO_L16P E17 28 IO_L16N D17 29 IO_L17P K13 30 IO_L17N J13 31 IO_L18P H17 32 IO_L18N G17 依元素科技有限公司 www.e-elements.com 20 Xilinx 全球合作伙伴
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File Type : PDF File Type Extension : pdf MIME Type : application/pdf PDF Version : 1.7 Linearized : No Page Count : 21 Language : zh-CN Tagged PDF : Yes Has XFA : No XMP Toolkit : 3.1-701 Producer : Microsoft® Word 2016 Title : EGO1用户手册 Creator : Marco Description : 2016.10 ver0.1 Creator Tool : Microsoft® Word 2016 Create Date : 2018:04:08 16:07:54+08:00 Modify Date : 2018:04:08 20:14:11+08:00 Document ID : uuid:DCB72044-87A5-444A-8DD0-F01113F1A857 Instance ID : uuid:DCB72044-87A5-444A-8DD0-F01113F1A857 Author : Marco Subject : 2016.10 ver0.1EXIF Metadata provided by EXIF.tools