STM32F303xB/C/D/ESTM32F303x6/8STM32F328x8STM32F358xCSTM32F398xE ARM 32 MCU STM32F303 Reference Manual RM0316.jp
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- 目次
- 表の一覧
- 図の一覧
- 1 本マニュアルの概要
- 2 このマニュアルにおける表記の規則
- 3 システムおよびメモリの概要
- 4 内蔵フラッシュメモリ
- 5 オプションバイトの説明
- 6 巡回冗長検査計算ユニット （CRC）
- 7 電源制御（PWR）
- 8 ペリフェラル相互接続マトリックス
- 8.1 概要
- 8.2 接続の一覧
- 8.3 相互接続の詳細
- 8.3.1 DMA 相互接続
- 8.3.2 ADC から ADC
- 8.3.3 ADC から TIM
- 8.3.4 TIM および EXTI から ADC
- 8.3.5 OPAMP から ADC
- 8.3.6 TS から ADC
- 8.3.7 VBAT から ADC
- 8.3.8 VREFINT から ADC
- 8.3.9 COMP から TIM
- 8.3.10 TIM から COMP
- 8.3.11 DAC から COMP
- 8.3.12 VREFINT から COMP
- 8.3.13 DAC から OPAMP
- 8.3.14 TIM から OPAMP
- 8.3.15 TIM から TIM
- 8.3.16 ブレーク入力ソースから TIM
- 8.3.17 HSE、HSI、LSE、LSI、MCO、RTC から TIM
- 8.3.18 TIM および EXTI から DAC
- 8.3.19 TIM から IRTIM
- 9 リセットおよびクロック制御（RCC）
- 9.1 リセット
- 9.2 クロック
- 9.3 低電力モード
- 9.4 RCC レジスタ
- 9.4.1 クロック制御レジスタ（RCC_CR）
- 9.4.2 クロック設定レジスタ（RCC_CFGR）
- 9.4.3 クロック割り込みレジスタ（RCC_CIR）
- 9.4.4 APB2 ペリフェラルリセットレジスタ（RCC_APB2RSTR）
- 9.4.5 APB1 ペリフェラルリセットレジスタ（RCC_APB1RSTR）
- 9.4.6 AHB ペリフェラルクロック有効レジスタ（RCC_AHBENR）
- 9.4.7 APB2 ペリフェラルクロック有効レジスタ（RCC_APB2ENR）
- 9.4.8 APB1 ペリフェラルクロック有効レジスタ（RCC_APB1ENR）
- 9.4.9 RTC ドメイン制御レジスタ（RCC_BDCR）
- 9.4.10 制御／ステータスレジスタ（RCC_CSR）
- 9.4.11 AHB ペリフェラルリセットレジスタ（RCC_AHBRSTR）
- 9.4.12 クロック設定レジスタ 2（RCC_CFGR2）
- 9.4.13 クロック設定レジスタ 3（RCC_CFGR3）
- 9.4.14 RCC レジスタマップ
- 10 フレキシブルスタティックメモリコントローラ（FSMC）
- 10.1 FMC の主な機能
- 10.2 ブロック図
- 10.3 AHB インタフェース
- 10.4 外部デバイスアドレスマッピング
- 10.5 NOR 型フラッシュ／PSRAM コントローラ
- 10.6 NAND 型フラッシュ/PC カードコントローラ
- 10.7 FMC レジスタマップ
- 11 汎用 I/O（GPIO）
- 11.1 概要
- 11.2 GPIO の主な機能
- 11.3 GPIO の機能説明
- 11.3.1 汎用 I/O（GPIO）
- 11.3.2 I/O ピンオルタネート機能マルチプレクサと配置
- 11.3.3 I/O ポート制御レジスタ
- 11.3.4 I/O ポートデータレジスタ
- 11.3.5 I/O データのビット単位の操作
- 11.3.6 GPIO ロック機構
- 11.3.7 I/O オルタネート機能の入力／出力
- 11.3.8 外部割り込み／ウェイクアップライン
- 11.3.9 入力設定
- 11.3.10 出力設定
- 11.3.11 オルタネート機能設定
- 11.3.12 アナログ設定
- 11.3.13 HSEまたはLSE オシレータのピンを GPIO として使用
- 11.3.14 GPIO ピンを RTC 供給ドメインで使用
- 11.4 GPIO レジスタ
- 11.4.1 GPIO ポートモードレジスタ（GPIOx_MODER）（x =A ～ H）
- 11.4.2 GPIO ポート出力タイプレジスタ（GPIOx_OTYPER）（x = A ～ H）
- 11.4.3 GPIO ポート出力スピードレジスタ（GPIOx_OSPEEDR） （x = A ～ H）
- 11.4.4 GPIO ポートプルアップ／プルダウンレジスタ（GPIOx_PUPDR） （x = A ～ H）
- 11.4.5 GPIO ポート入力データレジスタ（GPIOx_IDR）（x = A ～ H）
- 11.4.6 GPIO ポート出力データレジスタ（GPIOx_ODR）（x = A ～ H）
- 11.4.7 GPIO ポートビットセット／リセットレジスタ（GPIOx_BSRR）（x = A ～ H）
- 11.4.8 GPIO ポート設定ロックレジスタ（GPIOx_LCKR）
- 11.4.9 GPIO オルタネート機能下位レジスタ（GPIOx_AFRL）（x = A ～ H）
- 11.4.10 GPIO オルタネート機能上位レジスタ（GPIOx_AFRH）（x = A ～ H）
- 11.4.11 GPIO ポートビットリセットレジスタ（GPIOx_BRR）（x =A ～ H）
- 11.4.12 GPIO レジスタマップ
- 12 システム設定コントローラ（SYSCFG）
- 12.1 SYSCFG レジスタ
- 12.1.1 SYSCFG 設定レジスタ 1 （SYSCFG_CFGR1）
- 12.1.2 SYSCFG CCM SRAM 保護レジスタ（SYSCFG_RCR）
- 12.1.3 SYSCFG 外部割り込み設定レジスタ 1（SYSCFG_EXTICR1）
- 12.1.4 SYSCFG 外部割り込み設定レジスタ 2（SYSCFG_EXTICR2）
- 12.1.5 SYSCFG 外部割り込み設定レジスタ 3（SYSCFG_EXTICR3）
- 12.1.6 SYSCFG 外部割り込み設定レジスタ 4（SYSCFG_EXTICR4）
- 12.1.7 SYSCFG 設定レジスタ 2 （SYSCFG_CFGR2）
- 12.1.8 SYSCFG 設定レジスタ 3 （SYSCFG_CFGR3）
- 12.1.9 SYSCFG 設定レジスタ 4 （SYSCFG_CFGR4）
- 12.1.10 SYSCFG レジスタマップ
- 12.1 SYSCFG レジスタ
- 13 ダイレクトメモリアクセスコントローラ（DMA）
- 13.1 概要
- 13.2 DMA の主な機能
- 13.3 DMA の実装
- 13.4 DMA の機能説明
- 13.5 DMA レジスタ
- 13.5.1 DMA 割り込みステータスレジスタ（DMA_ISR）
- 13.5.2 DMA 割り込みフラグクリアレジスタ（DMA_IFCR）
- 13.5.3 DMA チャネル x 設定レジスタ（DMA_CCRx） （x = 1 ～ 7、ここで x = チャネル数）
- 13.5.4 DMA チャネル x データ数レジスタ（DMA_CNDTRx） （x = 1 ～ 7、x = チャネル番号）
- 13.5.5 DMA チャネル x ペリフェラルアドレスレジスタ（DMA_CPARx） （x = 1 ～ 7、x = チャネル番号）
- 13.5.6 DMA チャネル x メモリアドレスレジスタ（DMA_CMARx） （x = 1 ～ 7、x = チャネル番号）
- 13.5.7 DMA レジスタマップ
- 14 割り込みとイベント
- 14.1 ネスト化されたベクタ割り込みコントローラ（NVIC）
- 14.2 拡張割り込み／イベントコントローラ（EXTI）
- 14.3 EXTI レジスタ
- 14.3.1 割り込みマスクレジスタ（EXTI_IMR1）
- 14.3.2 イベントマスクレジスタ（EXTI_EMR1）
- 14.3.3 立ち上がりトリガ選択レジスタ（EXTI_RTSR1）
- 14.3.4 立ち下がりトリガ選択レジスタ（EXTI_FTSR1）
- 14.3.5 ソフトウェア割り込みイベントレジスタ（EXTI_SWIER1）
- 14.3.6 ペンディングレジスタ（EXTI_PR1）
- 14.3.7 割り込みマスクレジスタ（EXTI_IMR2）
- 14.3.8 イベントマスクレジスタ（EXTI_EMR2）
- 14.3.9 立ち上がりトリガ選択レジスタ（EXTI_RTSR2）
- 14.3.10 立ち下がりトリガ選択レジスタ（EXTI_FTSR2）
- 14.3.11 ソフトウェア割り込みイベントレジスタ（EXTI_SWIER2）
- 14.3.12 ペンディングレジスタ（EXTI_PR2）
- 14.3.13 EXTI レジスタマップ
- 15 アナログデジタルコンバータ（ADC）
- 15.1 概要
- 15.2 ADC の主な機能
- 15.3 ADC の機能詳細
- 15.3.1 ADC ブロック図
- 15.3.2 ピンおよび内部信号
- 15.3.3 クロック
- 15.3.4 ADC1/2 および ADC3/4 の接続性
- 15.3.5 スレーブ AHB インタフェース
- 15.3.6 ADC 電圧レギュレータ（ADVREGEN）
- 15.3.7 シングルエンドおよび差動入力のチャネル
- 15.3.8 較正（ADCAL、ADCALDIF、ADCx_CALFACT）
- 15.3.9 ADC オン / オフ制御（ADEN、ADDIS、ADRDY）
- 15.3.10 ADC 制御ビット書き込み時の制約
- 15.3.11 チャネルの選択（SQRx、JSQRx）
- 15.3.12 チャネル単位でプログラム可能なサンプリング時間（SMPR1、SMPR2）
- 15.3.13 シングル変換モード（CONT=0）
- 15.3.14 連続変換モード（CONT=1）
- 15.3.15 変換の開始（ADSTART、JADSTART）
- 15.3.16 タイミング
- 15.3.17 実行中の変換の停止（ADSTP、JADSTP）
- 15.3.18 外部トリガおよびトリガ極性での変換（EXTSEL、EXTEN、JEXTSEL、 JEXTEN）
- 15.3.19 インジェクトチャネルの管理
- 15.3.20 不連続モード（DISCEN、DISCNUM、JDISCEN）
- 15.3.21 インジェクト変換のコンテキストのキュー
- 15.3.22 プログラム可能な分解能（RES） - 高速変換モード
- 15.3.23 変換の終了、サンプリングフェーズの終了（EOC、JEOC、EOSMP）
- 15.3.24 変換シーケンスの終了（EOS、JEOS）
- 15.3.25 タイミング図の例（シングル / 連続モード、ハードウェア / ソフトウェアト リガ）
- 15.3.26 データ管理
- 15.3.27 動的低電力機能
- 15.3.28 アナログウィンドウウォッチドッグ（AWD1EN、JAWD1EN、AWD1SGL、 AWD1CH、AWD2CH、AWD3CH、AWD_HTx、AWD_LTx、AWDx）
- 15.3.29 デュアル ADC モード
- 15.3.30 温度センサ
- 15.3.31 VBAT 電源監視
- 15.3.32 内部電圧基準の監視
- 15.4 ADC 割り込み
- 15.5 ADC レジスタ（ADC ごと）
- 15.5.1 ADC 割り込みおよびステータスレジスタ（ADCx_ISR、x=1..4）
- 15.5.2 ADC 割り込み有効レジスタ（ADCx_IER、x=1..4）
- 15.5.3 ADC 制御レジスタ（ADCx_CR、x=1..4）
- 15.5.4 ADC 設定レジスタ（ADCx_CFGR、x=1..4）
- 15.5.5 ADC サンプル時間レジスタ 1 （ADCx_SMPR1、x=1..4）
- 15.5.6 ADC サンプル時間レジスタ 2 （ADCx_SMPR2、x=1..4）
- 15.5.7 ADC ウォッチドッグ閾値レジスタ 1 （ADCx_TR1、x=1..4）
- 15.5.8 ADC ウォッチドッグ閾値レジスタ 2 （ADCx_TR2、x = 1..4）
- 15.5.9 ADC ウォッチドッグ閾値レジスタ 3 （ADCx_TR3、x=1..4）
- 15.5.10 ADC レギュラシーケンスレジスタ 1 （ADCx_SQR1、x=1..4）
- 15.5.11 ADC レギュラシーケンスレジスタ 2 （ADCx_SQR2、x=1..4）
- 15.5.12 ADC レギュラシーケンスレジスタ 3 （ADCx_SQR3、x=1..4）
- 15.5.13 ADC レギュラシーケンスレジスタ 4 （ADCx_SQR4、x=1..4）
- 15.5.14 ADC レギュラデータレジスタ（ADCx_DR、x=1..4）
- 15.5.15 ADC インジェクトシーケンスレジスタ（ADCx_JSQR、x=1..4）
- 15.5.16 ADC オフセットレジスタ（ADCx_OFRy、x=1..4）（y=1..4）
- 15.5.17 ADC インジェクトデータレジスタ（ADCx_JDRy、x=1..4、y= 1..4）
- 15.5.18 ADC アナログウォッチドッグ 2 設定レジスタ（ADCx_AWD2CR、 x=1..4）
- 15.5.19 ADC アナログウォッチドッグ 3 設定レジスタ（ADCx_AWD3CR、 x=1..4）
- 15.5.20 ADC 差動モード選択レジスタ（ADCx_DIFSEL、x=1..4）
- 15.5.21 ADC 較正係数（ADCx_CALFACT、x=1..4）
- 15.6 ADC 共通レジスタ
- 16 D/A コンバータ（DAC1 および DAC2）
- 16.1 概要
- 16.2 DAC1/2 の主な機能
- 16.3 DAC 出力バッファイネーブル/DAC 出力スイッチ
- 16.4 DAC チャネルイネーブル
- 16.5 シングルモードの機能説明
- 16.6 デュアルモードの機能説明
- 16.7 ノイズ生成
- 16.8 三角波生成
- 16.9 DMA リクエスト
- 16.10 DAC レジスタ
- 16.10.1 DAC 制御レジスタ（DAC_CR）
- 16.10.2 DAC ソフトウェアトリガレジスタ（DAC_SWTRIGR）
- 16.10.3 DAC チャネル 1 の 12 ビット右詰めデータ保持レジスタ （DAC_DHR12R1）
- 16.10.4 DAC チャネル 1 の 12 ビット左詰めデータ保持レジスタ （DAC_DHR12L1）
- 16.10.5 DAC チャネル 1 の 8 ビット右詰めデータ保持レジスタ（DAC_DHR8R1）
- 16.10.6 DAC チャネル 2 の 12 ビット右詰めデータ保持レジスタ （DAC_DHR12R2）
- 16.10.7 DAC チャネル 2 の 12 ビット左詰めデータ保持レジスタ （DAC_DHR12L2）
- 16.10.8 DAC チャネル 2 の 8 ビット右詰めデータ保持レジスタ（DAC_DHR8R2）
- 16.10.9 デュアル DAC 12 ビット右詰めデータ保持レジスタ（DAC_DHR12RD）
- 16.10.10 デュアル DAC 12 ビット左詰めデータ保持レジスタ（DAC_DHR12LD）
- 16.10.11 デュアル DAC 8 ビット右詰めデータ保持レジスタ（DAC_DHR8RD）
- 16.10.12 DAC チャネル 1 データ出力レジスタ（DAC_DOR1）
- 16.10.13 DAC チャネル 2 データ出力レジスタ（DAC_DOR2）
- 16.10.14 DAC ステータスレジスタ（DAC_SR）
- 16.10.15 DAC レジスタマップ
- 17 コンパレータ（COMP）
- 18 オペアンプ（OPAMP）
- 19 タッチセンシングコントローラ（TSC）
- 19.1 概要
- 19.2 TSC の主な機能
- 19.3 TSC の機能説明
- 19.4 TSC 低電力モード
- 19.5 TSC 割り込み
- 19.6 TSC レジスタ
- 19.6.1 TSC 制御レジスタ（TSC_CR）
- 19.6.2 TSC 割り込み有効レジスタ（TSC_IER）
- 19.6.3 TSC 割り込みクリアレジスタ（TSC_ICR）
- 19.6.4 TSC 割り込みステータスレジスタ（TSC_ISR）
- 19.6.5 TSC I/O ヒステリシス制御レジスタ（TSC_IOHCR）
- 19.6.6 TSC I/O アナログスイッチ制御レジスタ（TSC_IOASCR）
- 19.6.7 TSC I/O サンプリング制御レジスタ（TSC_IOSCR）
- 19.6.8 TSC I/O チャネル制御レジスタ（TSC_IOCCRTSC_IOCCR）
- 19.6.9 TSC I/O グループ制御ステータスレジスタ（TSC_IOGCSR）
- 19.6.10 TSC I/O グループ x カウンタレジスタ（TSC_IOGxCR）（x = 1～8）
- 19.6.11 TSC レジスタマップ
- 20 高機能制御タイマ（TIM1/TIM8/TIM20）
- 20.1 TIM1/TIM8/TIM20 の概要
- 20.2 TIM1/TIM8/TIM20 の主な特長
- 20.3 TIM1/TIM8/TIM20機能詳細
- 20.3.1 タイムベースユニット
- 20.3.2 カウンタモード
- 20.3.3 繰り返しカウンタ
- 20.3.4 外部トリガ入力
- 20.3.5 クロック選択
- 20.3.6 キャプチャ／比較チャネル
- 20.3.7 入力キャプチャモード
- 20.3.8 PWM 入力モード
- 20.3.9 強制出力モード
- 20.3.10 出力比較モード
- 20.3.11 PWM モード
- 20.3.12 非対称 PWM モード
- 20.3.13 組み合わせ PWM モード
- 20.3.14 組み合わせ 3 相 PWM モード
- 20.3.15 相補出力とデッドタイム挿入
- 20.3.16 ブレーク機能の使用
- 20.3.17 外部イベントによる OCxREF 信号のクリア
- 20.3.18 6 ステップ PWM 生成
- 20.3.19 ワンパルスモード
- 20.3.20 再トリガ可能なワンパルスモード（OPM）
- 20.3.21 エンコーダインタフェースモード
- 20.3.22 UIF ビットの再配置
- 20.3.23 タイマ入力 XOR 機能
- 20.3.24 ホールセンサとのインタフェース
- 20.3.25 タイマの同期
- 20.3.26 ADC の同期
- 20.3.27 DMA バーストモード
- 20.3.28 デバッグモード
- 20.4 TIM1/TIM8/TIM20 レジスタ
- 20.4.1 TIM1/TIM8/TIM20 制御レジスタ 1（TIMx_CR1）
- 20.4.2 TIM1/TIM8/TIM20 制御レジスタ 2（TIMx_CR2）
- 20.4.3 TIM1/TIM8/TIM20 スレーブモード制御レジスタ（TIMx_SMCR）
- 20.4.4 TIM1/TIM8/TIM20 DMA／割り込み有効レジスタ（TIMx_DIER）
- 20.4.5 TIM1/TIM8/TIM20 ステータスレジスタ（TIMx_SR）
- 20.4.6 TIM1/TIM8/TIM20 イベント生成レジスタ（TIMx_EGR）
- 20.4.7 TIM1/TIM8/TIM20 キャプチャ／比較モードレジスタ 1（TIMx_CCMR1）
- 20.4.8 TIM1/TIM8/TIM20 キャプチャ／比較モードレジスタ 2（TIMx_CCMR2）
- 20.4.9 TIM1/TIM8/TIM20 キャプチャ／比較有効レジスタ（TIMx_CCER）
- 20.4.10 TIM1/TIM8/TIM20 カウンタ（TIMx_CNT）
- 20.4.11 TIM1/TIM8/TIM20 プリスケーラ（TIMx_PSC）
- 20.4.12 TIM1/TIM8/TIM20自動再ロードレジスタ（TIMx_ARR）
- 20.4.13 TIM1/TIM8/TIM20 繰り返しカウンタレジスタ（TIMx_RCR）
- 20.4.14 TIM1/TIM8/TIM20 キャプチャ／比較モードレジスタ 1 （TIMx_CCR1）
- 20.4.15 TIM1/TIM8/TIM20 キャプチャ／比較レジスタ 2 （TIMx_CCR2）
- 20.4.16 TIM1/TIM8/TIM20 キャプチャ／比較レジスタ 3 （TIMx_CCR3）
- 20.4.17 TIM1/TIM8/TIM20 キャプチャ／比較レジスタ 4 （TIMx_CCR4）
- 20.4.18 TIM1/TIM8/TIM20 ブレークおよびデッドタイムレジスタ（TIMx_BDTR）
- 20.4.19 TIM1/TIM8/TIM20 DMA 制御レジスタ（TIMx_DCR）
- 20.4.20 完全転送の TIM1/TIM8/TIM20 DMA アドレス（TIMx_DMAR）
- 20.4.21 TIM1/TIM8/TIM20 オプションレジスタ（TIMx_OR）
- 20.4.22 TIM1/TIM8/TIM20 キャプチャ／比較モードレジスタ 3（TIMx_CCMR3）
- 20.4.23 TIM1/TIM8/TIM20 キャプチャ／比較レジスタ 5 （TIMx_CCR5）
- 20.4.24 TIM1/TIM8/TIM20 キャプチャ／比較レジスタ 6 （TIMx_CCR6）
- 20.4.25 TIM1/TIM8/TIM20 レジスタマップ
- 21 汎用タイマ（TIM2/TIM3/TIM4）
- 21.1 TIM2/TIM3/TIM4 の概要
- 21.2 TIM2/TIM3/TIM4 の主な特長
- 21.3 TIM2/TIM3/TIM4機能詳細
- 21.3.1 タイムベースユニット
- 21.3.2 カウンタモード
- 21.3.3 クロック選択
- 21.3.4 キャプチャ／比較チャネル
- 21.3.5 入力キャプチャモード
- 21.3.6 PWM 入力モード
- 21.3.7 強制出力モード
- 21.3.8 出力比較モード
- 21.3.9 PWM モード
- 21.3.10 非対称 PWM モード
- 21.3.11 組み合わせ PWM モード
- 21.3.12 外部イベントによる OCxREF 信号のクリア
- 21.3.13 ワンパルスモード
- 21.3.14 再トリガ可能なワンパルスモード（OPM）
- 21.3.15 エンコーダインタフェースモード
- 21.3.16 UIF ビットの再配置
- 21.3.17 タイマ入力 XOR 機能
- 21.3.18 タイマと外部トリガの同期
- 21.3.19 タイマの同期
- 21.3.20 DMA バーストモード
- 21.3.21 デバッグモード
- 21.4 TIM2/TIM3/TIM4 レジスタ
- 21.4.1 TIMx 制御レジスタ 1（TIMx_CR1）
- 21.4.2 TIMx 制御レジスタ 2（TIMx_CR2）
- 21.4.3 TIMx スレーブモード制御レジスタ（TIMx_SMCR）
- 21.4.4 TIMx DMA／割り込み有効レジスタ（TIMx_DIER）
- 21.4.5 TIMx ステータスレジスタ（TIMx_SR）
- 21.4.6 TIMx イベント生成レジスタ（TIMx_EGR）
- 21.4.7 TIMx キャプチャ／比較モードレジスタ 1（TIMx_CCMR1）
- 21.4.8 TIMx キャプチャ／比較モードレジスタ 2（TIMx_CCMR2）
- 21.4.9 TIMx キャプチャ／比較有効レジスタ（TIMx_CCER）
- 21.4.10 TIMx カウンタ（TIMx_CNT）
- 21.4.11 TIMx プリスケーラ（TIMx_PSC）
- 21.4.12 TIMx 自動再ロードレジスタ（TIMx_ARR）
- 21.4.13 TIMx キャプチャ／比較モードレジスタ 1（TIMx_CCR1）
- 21.4.14 TIMx キャプチャ／比較モードレジスタ 2（TIMx_CCR2）
- 21.4.15 TIMx キャプチャ／比較モードレジスタ 3（TIMx_CCR3）
- 21.4.16 TIMx キャプチャ／比較モードレジスタ 4（TIMx_CCR4）
- 21.4.17 TIMx DMA 制御レジスタ（TIMx_DCR）
- 21.4.18 完全転送の TIMx DMA アドレス（TIMx_DMAR）
- 21.4.19 TIMx レジスタマップ
- 22 基本タイマ（TIM6/TIM7）：
- 22.1 TIM6/TIM7 の概要
- 22.2 TIM6/TIM7 の主な機能
- 22.3 TIM6/TIM7 の機能詳細
- 22.4 TIM6/TIM7 レジスタ
- 22.4.1 TIM6/TIM7 制御レジスタ 1（TIMx_CR1）
- 22.4.2 TIM6/TIM7 制御レジスタ 2 （TIMx_CR2）
- 22.4.3 TIM6/TIM7 DMA／割り込み有効レジスタ（TIMx_DIER）
- 22.4.4 TIM6/TIM7 のステータスレジスタ（TIMx_SR）
- 22.4.5 TIM6/TIM7 のイベント生成レジスタ（TIMx_EGR）
- 22.4.6 TIM6/TIM7 のカウンタ（TIMx_CNT）
- 22.4.7 TIM6/TIM7 プリスケーラ（TIMx_PSC）
- 22.4.8 TIM6/TIM7 の自動再ロードレジスタ（TIMx_ARR）
- 22.4.9 TIM6/TIM7 レジスタマップ
- 23 汎用タイマ（TIM15/TIM16/TIM17）
- 23.1 TIM15/TIM16/TIM17 の概要
- 23.2 TIM15 の主な特長
- 23.3 TIM16/TIM17 の主な特長
- 23.4 TIM15/TIM16/TIM17機能詳細
- 23.4.1 タイムベースユニット
- 23.4.2 カウンタモード
- 23.4.3 繰り返しカウンタ
- 23.4.4 クロック選択
- 23.4.5 キャプチャ／比較チャネル
- 23.4.6 入力キャプチャモード
- 23.4.7 PWM 入力モード（TIM15 の場合のみ）
- 23.4.8 強制出力モード
- 23.4.9 出力比較モード
- 23.4.10 PWM モード
- 23.4.11 組み合わせ PWM モード（TIM15 のみ）
- 23.4.12 相補出力とデッドタイム挿入
- 23.4.13 ブレーク機能の使用
- 23.4.14 ワンパルスモード
- 23.4.15 UIF ビットの再配置
- 23.4.16 タイマ入力 XOR 機能（TIM15 のみ）
- 23.4.17 外部トリガ同期（TIM15 のみ）
- 23.4.18 スレーブモード：リセットモードとトリガモードの組み合わせ（TIM15 のみ）
- 23.4.19 DMA バーストモード
- 23.4.20 タイマ同期（TIM15）
- 23.4.21 デバッグモード
- 23.5 TIM15 レジスタ
- 23.5.1 TIM15 制御レジスタ 1（TIM15_CR1）
- 23.5.2 TIM15 制御レジスタ 2 （TIM15_CR2）
- 23.5.3 TIM15 のスレーブモード制御レジスタ（TIM15_SMCR）
- 23.5.4 TIM15 DMA／割り込み有効レジスタ（TIM15_DIER）
- 23.5.5 TIM15 ステータスレジスタ（TIM15_SR）
- 23.5.6 TIM15 のイベント生成レジスタ（TIM15_EGR）
- 23.5.7 TIM15 のキャプチャ／比較モードレジスタ 1（TIM15_CCMR1）
- 23.5.8 TIM15 のキャプチャ／比較有効レジスタ（TIM15_CCER）
- 23.5.9 TIM15 のカウンタ（TIM15_CNT）
- 23.5.10 TIM15 のプリスケーラ（TIM15_PSC）
- 23.5.11 TIM15 の自動再ロードレジスタ（TIM15_ARR）
- 23.5.12 TIM15 繰り返しカウンタレジスタ（TIM15_RCR）
- 23.5.13 TIM15 のキャプチャ／比較レジスタ 1（TIM15_CCR1）
- 23.5.14 TIM15 のキャプチャ／比較レジスタ 2（TIM15_CCR2）
- 23.5.15 TIM15 ブレークおよびデッドタイムレジスタ（TIM15_BDTR）
- 23.5.16 TIM15 DMA 制御レジスタ（TIM15_DCR）
- 23.5.17 完全転送の TIM15 DMA アドレス（TIM15_DMAR）
- 23.5.18 TIM15 レジスタマップ
- 23.6 TIM16/TIM17 レジスタ
- 23.6.1 TIM16/TIM17 制御レジスタ 1（TIMx_CR1）
- 23.6.2 TIM16/TIM17 制御レジスタ 2 （TIMx_CR2）
- 23.6.3 TIM16/TIM17 DMA／割り込み有効レジスタ（TIMx_DIER）
- 23.6.4 TIM16/TIM17 ステータスレジスタ（TIMx_SR）
- 23.6.5 TIM16/TIM17 イベント生成レジスタ（TIMx_EGR）
- 23.6.6 TIM16/TIM17 キャプチャ／比較モードレジスタ 1（TIMx_CCMR1）
- 23.6.7 TIM16/TIM17 キャプチャ／比較有効レジスタ（TIMx_CCER）
- 23.6.8 TIM16/TIM17 カウンタ（TIMx_CNT）
- 23.6.9 TIM16/TIM17 プリスケーラ（TIMx_PSC）
- 23.6.10 TIM16/TIM17自動再ロードレジスタ（TIMx_ARR）
- 23.6.11 TIM16/TIM17 繰り返しカウンタレジスタ（TIMx_RCR）
- 23.6.12 TIM16/TIM17 キャプチャ／比較レジスタ 1 （TIMx_CCR1）
- 23.6.13 TIM16/TIM17 ブレークおよびデッドタイムレジスタ（TIMx_BDTR）
- 23.6.14 TIM16/TIM17 DMA 制御レジスタ（TIMx_DCR）
- 23.6.15 完全転送の TIM16/TIM17 DMA アドレス（TIMx_DMAR）
- 23.6.16 TIM16 オプションレジスタ（TIM16_OR）
- 23.6.17 TIM16/TIM17 レジスタマップ
- 24 赤外線インタフェース（IRTIM）
- 25 独立型ウォッチドッグ（IWDG）
- 26 システムウィンドウ型ウォッチドッグ（WWDG）
- 27 リアルタイムクロック（RTC）
- 27.1 概要
- 27.2 RTC の主な機能
- 27.3 RTC の機能説明
- 27.4 RTC 低電力モード
- 27.5 RTC 割り込み
- 27.6 RTC レジスタ
- 27.6.1 RTC 時刻レジスタ（RTC_TR）
- 27.6.2 RTC 日付レジスタ（RTC_DR）
- 27.6.3 RTC 制御レジスタ (RTC_CR）
- 27.6.4 RTC 初期化とステータスレジスタ（RTC_ISR）
- 27.6.5 RTC プリスケーラレジスタ（RTC_PRER）
- 27.6.6 RTC ウェイクアップタイマレジスタ（RTC_WUTR）
- 27.6.7 RTC アラーム A レジスタ（RTC_ALRMAR）
- 27.6.8 RTC アラーム B レジスタ（RTC_ALRMBR）
- 27.6.9 RTC 書き込み保護レジスタ（RTC_WPR）
- 27.6.10 RTC サブセカンドレジスタ（RTC_SSR）
- 27.6.11 RTC シフト制御レジスタ（RTC_SHIFTR）
- 27.6.12 RTC タイムスタンプ時刻レジスタ（RTC_TSTR）
- 27.6.13 RTC タイムスタンプ日付レジスタ（RTC_TSDR）
- 27.6.14 RTC タイムスタンプサブセカンドレジスタ（RTC_TSSSR）
- 27.6.15 RTC 較正レジスタ（RTC_CALR）
- 27.6.16 RTC タンパおよびオルタネート機能設定レジスタ（RTC_TAFCR）
- 27.6.17 RTC アラーム A サブセカンドレジスタ（RTC_ALRMASSR）
- 27.6.18 RTC アラーム B サブセカンドレジスタ（RTC_ALRMBSSR）
- 27.6.19 RTC バックアップレジスタ（RTC_BKPxR）
- 27.6.20 RTC レジスタマップ
- 28 I2C（Inter-integrated circuit）インタフェース
- 28.1 概要
- 28.2 I2C の主な機能
- 28.3 I2C の実装
- 28.4 I2C の機能詳細
- 28.4.1 I2C ブロック図
- 28.4.2 I2C クロックの要件
- 28.4.3 モード選択
- 28.4.4 I2C の初期化
- 28.4.5 ソフトウェアリセット
- 28.4.6 データ転送
- 28.4.7 I2C スレーブモード
- 28.4.8 I2C マスタモード
- 28.4.9 I2C_TIMINGR レジスタの設定例
- 28.4.10 SMBus 固有の機能
- 28.4.11 SMBus 初期化
- 28.4.12 SMBus：I2C_TIMEOUTR レジスタの設定例
- 28.4.13 SMBus スレーブモード
- 28.4.14 アドレス一致時に STOP モードからウェイクアップ
- 28.4.15 エラー条件
- 28.4.16 DMA リクエスト
- 28.4.17 デバッグモード
- 28.5 I2C 低電力モード
- 28.6 I2C 割り込み
- 28.7 I2C レジスタ
- 28.7.1 制御レジスタ 1（I2C_CR1）
- 28.7.2 制御レジスタ 2（I2C_CR2）
- 28.7.3 Own Address 1 レジスタ（I2C_OAR1）
- 28.7.4 Own Address 2 レジスタ（I2C_OAR2）
- 28.7.5 タイミングレジスタ（I2C_TIMINGR）
- 28.7.6 タイムアウトレジスタ（I2C_TIMEOUTR）
- 28.7.7 割り込みおよびステータスレジスタ（I2C_ISR）
- 28.7.8 割り込みクリアレジスタ（I2C_ICR）
- 28.7.9 PEC レジスタ（I2C_PECR）
- 28.7.10 受信データレジスタ（I2C_RXDR）
- 28.7.11 送信データレジスタ（I2C_TXDR）
- 28.7.12 I2C レジスタマップ
- 29 USART（Universal synchronous asynchronous receiver transmitter）
- 29.1 概要
- 29.2 USART の主な機能
- 29.3 USART の拡張機能
- 29.4 USART の実装
- 29.5 USART の機能詳細
- 29.5.1 USART キャラクタの説明
- 29.5.2 USART トランスミッタ
- 29.5.3 USART レシーバ
- 29.5.4 USART ボーレート生成
- 29.5.5 クロック偏差に対する USART レシーバの許容誤差
- 29.5.6 USART 自動ボーレート検出
- 29.5.7 USART を使用したマルチプロセッサ通信
- 29.5.8 USART を使用した Modbus 通信
- 29.5.9 USART パリティ制御
- 29.5.10 USART LIN（Local Interconnection Network）モード
- 29.5.11 USART 同期モード
- 29.5.12 USART 単線半二重通信
- 29.5.13 USART スマートカードモード
- 29.5.14 USART IrDA SIR ENDEC ブロック
- 29.5.15 DMA モードでの USART 連続通信
- 29.5.16 USART を使用した RS232 ハードウェアフロー制御および RS485 ドライ バ有効
- 29.5.17 USART を使用した STOP モードからのウェイクアップ
- 29.6 USART 低電力モード
- 29.7 USART 割り込み
- 29.8 USART レジスタ
- 29.8.1 制御レジスタ 1（USART_CR1）
- 29.8.2 制御レジスタ 2（USART_CR2）
- 29.8.3 制御レジスタ 3（USART_CR3）
- 29.8.4 ボーレートレジスタ（USART_BRR）
- 29.8.5 ガード時間およびプリスケーラレジスタ（USART_GTPR）
- 29.8.6 レシーバタイムアウトレジスタ（USART_RTOR）
- 29.8.7 リクエストレジスタ（USART_RQR）
- 29.8.8 割り込みおよびステータスレジスタ（USART_ISR）
- 29.8.9 割り込みフラグクリアレジスタ（USART_ICR）
- 29.8.10 受信データレジスタ（USART_RDR）
- 29.8.11 送信データレジスタ（USART_TDR）
- 29.8.12 USART レジスタマップ
- 30 シリアルペリフェラルインタフェース／I2S（SPI/I2S）
- 30.1 概要
- 30.2 SPI の主な機能
- 30.3 I2S の主な機能
- 30.4 SPI/I2S の実装
- 30.5 SPI の機能説明
- 30.6 SPI 割り込み
- 30.7 I2S の機能説明（STM32F303xB/C/D/E、 STM32F358xC および STM32F398xE のみ）
- 30.8 I2S 割り込み
- 30.9 SPI および I2S レジスタ
- 30.9.1 SPI 制御レジスタ 1（SPIx_CR1）
- 30.9.2 SPI 制御レジスタ 2（SPIx_CR2）
- 30.9.3 SPI ステータスレジスタ（SPIx_SR）
- 30.9.4 SPI データレジスタ（SPIx_DR）
- 30.9.5 SPI CRC 多項式レジスタ（SPIx_CRCPR）
- 30.9.6 SPI Rx CRC レジスタ（SPIx_RXCRCR）
- 30.9.7 SPI Tx CRC レジスタ（SPIx_TXCRCR）
- 30.9.8 SPIx_I2S 設定レジスタ（SPIx_I2SCFGR）
- 30.9.9 SPIx_I2S プリスケーラレジスタ（SPIx_I2SPR）
- 30.9.10 SPI/I2S レジスタマップ
- 31 コントローラエリアネットワーク（bxCAN）
- 31.1 概要
- 31.2 bxCAN の主な機能
- 31.3 bxCAN の概要
- 31.4 bxCAN 動作モード
- 31.5 テストモード
- 31.6 デバッグモードでの挙動
- 31.7 bxCAN 機能の説明
- 31.8 bxCAN の割り込み
- 31.9 CAN レジスタ
- 31.9.1 レジスタのアクセス保護
- 31.9.2 CAN 制御／ステータスレジスタ
- 31.9.3 CAN メールボックスレジスタ
- CAN 送信メールボックス識別子レジスタ（CAN_TIxR）（x=0..2）
- CAN メールボックスデータ長制御／タイムスタンプレジスタ （CAN_TDTxR）（x = 0..2）
- CAN メールボックスデータ下位レジスタ（CAN_TDLxR）（x=0..2）
- CAN メールボックスデータ上位レジスタ（CAN_TDHxR）（x=0..2）
- CAN 受信 FIFO メールボックス識別子レジスタ（CAN_RIxR）（x=0..1）
- CAN 受信 FIFO メールボックスデータ長制御／タイムスタンプレジスタ （CAN_RDTxR）（x = 0..1）
- CAN 受信 FIFO メールボックスデータ下位レジスタ（CAN_RDLxR）（x=0..1）
- CAN 受信 FIFO メールボックスデータ上位レジスタ（CAN_RDHxR）（x=0..1）
- 31.9.4 CAN フィルタレジスタ
- 31.9.5 bxCAN レジスタマップ
- 32 ユニバーサルシリアルバスフルスピードデバイスインタ フェース（USB）
- 33 デバッグサポート（DBG）
- 33.1 概要
- 33.2 ARM® リファレンス資料
- 33.3 SWJ デバッグポート（シリアルワイヤと JTAG）
- 33.4 ピン名とデバッグポートピン
- 33.5 STM32F3xxJTAG TAP 接続
- 33.6 ID コードとロック機構
- 33.7 JTAG デバッグポート
- 33.8 SW デバッグポート
- 33.9 AHB-AP（AHB アクセスポート） - JTAG-DP と SW-DP の両方 に有効
- 33.10 コアデバッグ
- 33.11 システムリセット中のデバッガホスト接続機能
- 33.12 FPB（フラッシュパッチブレークポイント）
- 33.13 DWT（データウォッチポイントトリガ）
- 33.14 ITM（計測トレースマクロセル）
- 33.15 ETM（組み込みトレースマクロセル）
- 33.16 MCU デバッグコンポーネント（DBGMCU）
- 33.17 TPIU （トレースポートインタフェースユニット）
- 33.18 DBG レジスタマップ
- 34 デバイス電子署名
- 35 改版履歴
- 索引